[发明专利]VLSI网络处理器和方法

权利要求书

1.一个装置，包括：

一个介质接口，它与通信网络或网络设备相连接；

一个嵌入式处理器组合体，控制信息可经过该设备被路由或处理；

一个上行数据路径，从介质接口进入该装置的入口数据通过该装置以介质速度进行路由；

一个下行数据路径，从该装置到介质接口的出口数据以介质速度进行路由；

一个连接器，它将上行数据路径和下行数据路径互相连接，

2.权利要求1中的装置，进一步包含若干存储器；以及一个存储器接口机构，将所述存储器与嵌入式处理器组合体连接起来。

3.权利要求2中的装置，进一步包含一个基片，所述元件就集成在该基片上；其中，这些存储器被分割成单独的模块，其中一些模块安装在该基片上，而其它的模块安装在基片以外。

4.权利要求1中的装置，进一步包含一个上行数据存储器，它位于上行数据路径中；还有一个下行数据存储器，它位于下行数据路径中。

5.权利要求4的装置，进一步包含：

一个第一接口逻辑电路，它将上行数据存储器连接到嵌入式处理器组合体；以及

一个第二接口逻辑电路，它将下行数据存储器连接到嵌入式处理器组合体。

6.权利要求1中的装置其特征在于，介质接口中包含至少一个以太网Mac核心，即宏。

7.权利要求6的装置，进一步包含一个与以太网宏连接的以太网PHY。

8.权利要求7的装置，其特征在于，至少有一个以太网宏可由第一模块进行配置，使其具有支持包含100Mbps物理代码底层核心(PCS)的1Gb的以太网的功能，也可以由第二模块进行配置，使其具有10/100以太网或同步光缆上的包(POS)的功能。

9.权利要求8的装置，进一步包含一个GMII接口，它将第一模块连接到以太网PHY。

10.权利要求8的装置，进一步包含一个SMII接口，它将第二模块连接到以太网PHY。

11.一个装置，包括：

      一个半导体基片；

      装在所述基片上的进入数据流逻辑电路，可以对从网络地址进入到装置中的信息单元作出响应；

      装在所述基片上的分割逻辑电路，与所述进入数据流逻辑电路相连接，从其中接收信息单元，并将信息单元分割为预定的段；

      装在所述基片上的进入系统接口的逻辑电路，与所述分割逻辑电路连接，从其中接收信息段；

      装在所述基片上的第一输入/输出端口；

      装在所述基片上的第一高速接口逻辑电路，与进入系统逻辑电路和所述第一输入/输出端口相连接，将信息单元段从进入系统逻辑电路传送到所述第一输入/输出端口；

      装在基片上的第二输入/输出端口；

      装在所述基片上的第二高速接口逻辑电路，与所述第二输入/输出端口相连接，从其中接收信息单元段，这些信息单元段从该装置出来后进入到网络地址中；

      装在所述基片上的流出系统接口逻辑电路，与所述第二高速接口逻辑电路相连，从其中接收信息单元段；

      装在所述基片上的完成逻辑电路，与所述流出系统接口逻辑电路相连接，从其中接收信息单元段，并将所接收的段与前面所分割的段组合以组成信息单元，该信息单元从该装置流出到网络地址中；以及

      一个装在所述基片上的嵌入式处理器组合体，与所述进入数据流逻辑电路、所述分割逻辑电路、所述进入系统接口逻辑电路、所述流出系统接口逻辑电路以及所述完成逻辑电路相连接，从而控制其通过该装置传递信息单元的操作。

12.根据权利要求11的装置，还包含一个装在所述基片上的业务管理调度器，并被安插在流出数据流的路径当中。

13.根据权利要求11或12的装置，还包含装在所述基片上的多个输入/输出介质端口，用于与网络交换流入流出的数据流。