[发明专利]低功率系统中的总线仲裁

说明书

技术领域 

本发明涉及低功率电子系统领域，更具体的是涉及能够在低功率状态下进行总线仲裁的系统。

背景技术

微处理器设计通常通过一个定义好的总线仲裁方案允许一个总线具有多个主设备。通常一个外部设备通过总线请求信号请求总线的所有权。仲裁模块通过发出总线授权输出向外部设备授予所有权。通常仲裁模块被集成到与微处理器核心相同的设备上。当总线仲裁模块将总线授权给一个外部主设备时，CPU核心被迅速停止运行。当核心被停止运行时，核心消耗的任何功率，更具体地说是核心的时钟所消耗的任何功率均被不必要地浪费了。因此期望实现这样一个微处理器，该微处理器具有一个总线仲裁模块，当仲裁模块一个可选总线主设备已经被授权得到系统总线的控制时，总线仲裁模块消除CPU核心中不必要的功耗。另外，微处理器设计通常包括一个低功率状态，并且除普通工作状态之外还包括一个调试状态。在传统设计中，当处理器处于调试状态或低功率状态时禁止进行总线仲裁。因此期望实现一个这样的处理器，其中可以通过独立于处理器工作状态的方式提供系统总线仲裁。

附图说明

在附图中通过例子图解本发明，但这些例子不对本发明进行限定，图中用类似的编号表示类似的单元，其中：

图1是基于本发明的一个实施例的系统的模块图；

图2是基于本发明的一个实施例、仲裁系统总线并且使功耗最小的方法的流程图；

图3是基于本发明的一个实施例、在低功率状态下仲裁系统总线的方法的流程图；

图4是基于本发明的一个实施例、在调试状态下仲裁系统总线的方法的流程图；

图5是图解图2的方法的操作的时序图；

图6是图解图3的方法的操作的时序图；和

图7是图解图4的方法的操作的时序图。

具体实施方式

本领域技术人员会理解，图中单元的图解侧重简单和清晰，不必按比例绘出。例如，相对于其它单元，可以夸张图中某些单元的尺寸以利于理解本发明的实施例。

正如这里使用的，术语″总线″被用来表示多个可以被用来传送一或多个诸如数据，地址，控制或状态的各种信息的信号或导体。当表示使一个信号，状态位或类似装置处于逻辑真或逻辑假状态时，分别使用术语″生效″和″失效″。如果逻辑真状态是逻辑电平一，则逻辑假状态是逻辑电平零。如果逻辑真状态是逻辑电平零，则逻辑假状态是逻辑电平一。

图1是基于本发明的一个实施例的数据处理系统200的简化模块图。系统200包含一个中央处理单元(处理器)202，一个系统时钟控制器220，和一个可选主设备或总线请求器230。时钟控制器220被用来向总线请求器230提供时钟信号。处理器202包含一个处理器核心212和一个处理器时钟控制器210，处理器核心212包含处理器202的核心功能，而处理器时钟控制器210使用各种输入信号控制处理器核心212的时钟。因而数据处理系统200可以被描述成包含一个处理器核心212和系统电路，其中系统电路包含通过一个中间的处理器时钟控制器210被连接到处理器核心212的系统时钟控制器220。

处理器202还包含一个仲裁单元(仲裁器或Arb逻辑)204，而仲裁单元204被连接到处理器时钟控制器210和系统时钟控制器220。处理器202还包含分别允许在处理器202中进入调试状态和低功率状态的调试单元(调试模式逻辑)206和低功率单元(低功率模式逻辑)208。通常，处理器202的调试状态和低功率状态是互斥的，这使得处理器202不能同时处于调试状态和低功率状态。根据可以通过软件指令，硬件中断或其它适当机制初始化的处理器202的各种控制信号，调试单元206通过向系统时钟控制器220中的系统控制单元222提供调试状态信号对上述各种输入信号作出响应。类似地，低功率单元208从处理器202接收各种信号并且向系统控制单元222产生低功率状态信号(LPMD状态)。根据从低功率单元208，调试单元206和仲裁器204接收的信号，系统控制单元222向时钟发生器单元224提供输入以控制被提供给系统200的各种部件的时钟信号。另外，调试单元206，低功率单元208和仲裁器204向处理器时钟控制器210提供信号。处理器时钟控制器210通过为处理器核心212产生适合于处理器202的低功率状态，调试状态和仲裁状态的时钟信号来响应这些输入。