[发明专利]避免传输错误的信号传输装置与方法

说明书

本发明涉及一种避免传输错误的信号传输装置与方法，特别是涉及一种应用于一n位元并列数位信号传输的避免传输错误的信号传输装置与方法。

在集成电路(Integrated Circuit，IC)晶片与集成电路晶片之间，必然进行着大量资料信号的传输，而在传输速度日益增加之际，晶片与晶片间的传输线(transmission line)特性便严重地影响了其间信号传输的正确率。以电脑系统为例，中央处理单元(CPU)11通过核心逻辑电路(core logic)12频繁地于动态随机存取存储器电路(DRAM)13中存取数位资料(见图1所示之方块示意图)，因此，用以代表数位资料的双电压准位信号便于中央处理单元11与核心逻辑电路12间的传输线(transmission line)以及核心逻辑电路12与动态随机存取存储器电路13间的传输线(transmission line)快速地进行传输，而由于过长传输线的等效电容值相当高，因此当双电压准位信号由准位0拉上准位1时，是需要耗费相当大的电流量Id(见图2(a)所示的等效电路示意图)，反之，当双电压准位信号由准位1拉下准位0时，同样需要耗费相当大的电流量Is(见图2(b)所示的等效电路示意图)。

于是，当核心逻辑电路12与动态随机存取存储器电路13间是以同时传输多个位元的并列式信号方式进行传输时，极有可能发生同时有多个位元产生由准位0拉上准位1或由准位1拉下准位0的状况，如此将造成输出电路必须耗费相当大的电流量方能完成该一电压准位变化，因此极易导致整体系统因耗电过剧而产生系统不稳甚至资料传输产生错误，以8位元并列式数位信号为例，当两笔相邻的输出资料分别为00000000与11111111时，如图2(a)所示的电流量Id将因过大而使输出电压V低于准位1的电压甚或低于准位1的门槛电压，进而使得资料传输产生错误。或是当两笔相邻的输出资料分别为11111111与00000000时，如图2(b)所示的电流量Is亦将因过大而使输出电压V高于准位0的电压甚或高于准位0的门槛电压，亦使得资料传输产生错误。

本发明的主要目的在于提供一种避免传输错误的信号传输装置与方法，使其可以克服上述现有技术存在的传输错误的信号缺陷。

本发明的目的是由以下技术方案实现的。依据本发明提出的一种避免传输错误的信号传输装置，适用于一n位元并列数位信号的传输，本信号传输装置包括：

一变化值侦测器，于接收该n位元并列数位信号中连续发生的一第一笔n位元数位资料与一第二笔n位元数位资料后进行一第一运算处理，进而得致代表n位元中发生准位变化的位元数的一变化值，并于该变化值大于一门槛值时发出一指标信号；

一编码器，电连接于该变化值侦测器，于接收该指标信号与该第二笔n位元数位资料后进行一第二运算处理，进而输出一重新编码的第二笔n位元数位资料，使得该第一笔n位元数位资料与该重新编码的n位元第二笔资料间的该变化值缩小至该门槛值之下；以及

一解码器，电连接于该变化值侦测器与该编码器，于接收该指标信号与该重新编码的第二笔n位元数位资料后进行一第三运算处理，进而得回该第二笔n位元数位资料。

一种避免传输错误的信号传输方法，适用于一n位元并列数位信号的传输，本信号传输方法包括下列步骤：

对于该n位元并列数位信号中连续发生的一第一笔n位元数位资料与一第二笔n位元数位资料进行一第一运算处理，进而得致代表n位元中发生准位变化的位元数的一变化值；

于该变化值大于一门槛值时发出一指标信号并对该第二笔n位元数位资料进行一第二运算处理，进而得致一重新编码的第二笔n位元数位资料，使得该第一笔n位元数位资料与该重新编码的n位元第二笔资料间的该变化值缩小至该门槛值之下；以及

因应该指标信号而对该重新编码的第二笔n位元数位资料进行一第三运算处理，进而得回该第二笔n位元数位资料。

一种避免传输错误的信号传输装置，适用于一n位元并列数位信号的传输，其特征在于本信号传输装置包括：

一变化值侦测器，于接收该n位元并列数位信号中连续发生的一第一笔n位元数位资料与一第二笔n位元数位资料后进行一第一运算处理，进而得致代表n位元中发生准位变化的位元数的一变化值，并于该变化值大于一门槛值时发出一指标信号；

一编码器，电连接于该变化值侦测器，因应该指标信号而对该第二笔n位元数位资料进行一第二运算处理，进而输出一重新编码的第二笔n位元数位资料，使得该第一笔n位元数位资料与该重新编码的n位元第二笔资料间的该变化值缩小至该门槛值之下；以及