[发明专利]沟槽隔离区的制作方法

说明书

本发明有关一种半导体制作，特别是有关一种可应用于所有次微米半导体制作中分隔各组件的沟槽隔离区的制作方法。

由于ULSI制造技术的发展，使得半导体制作可提升至制造相当高密度集成电路的技术层次。为了使集成电路上各半导体组件之间不至于受到互相干扰，必须在各半导体组件之间建立有效的隔离区，以避免产生短路。但当半导体组件逐渐缩小，集成电路的密度提高，欲建立有效及可靠的隔离区以隔离建立各半导体组件的各主动区域变得愈来愈困难。传统上使用的区域氧化法(LOCOS)面临许多的问题，例如鸟嘴结构的形成，此一鸟嘴结构会使得场氧化层大大侵蚀各主动区域。另外，使用区域氧化法所建立的场氧化层所造成表面分布(surface topography)平坦度亦不适于次微米微影技术的要求。

因此，随着集成电路密集度的增加，已愈来愈普遍使用沟槽隔离法如浅沟槽隔离法(shallow trench isolation)以形成与基材上各主动区域共平面的沟槽隔离区。通常在基材上进行非等向性蚀刻，以形成一沟槽，接着使用化学沉积方式将介电材质填入该沟槽，再以化学机械研磨法将填入沟槽中的介电材质磨平坦，以形成与相邻的主动区域共平面的沟槽隔离区。

但是如图1所示，此种沟槽隔离法会在沟槽隔离区与基材上的主动区域之间形成尖锐的交界角(sharp corner)1，此一尖锐的交界角会使后续的闸极多晶硅层沉积后，由于多晶硅层蚀刻无法到达该尖锐的交界角而极容易在该处留下多晶硅残留物，从而造成各个闸极之间的短路。

本发明的主要目的在于提供一种沟槽隔离区的制作方法，它可减缓一沟槽隔离区与基材上的一相邻的主动区域之间尖锐的交界角，以减少或消除闸极多晶硅在该交界角残留的机会，以避免各闸极间发生短路现象。

本发明的另一目的在于提供一种沟槽隔离区的制作方法，它可减缓一沟槽隔离区与基材上的一相邻的主动区域的间尖锐的交界角，以利于进行后续的闸极多晶硅层的沉积蚀刻，进而提高闸极多晶硅的蚀刻制作空间(process window)。

根据上述的目的，本发明的沟槽隔离区的制作方法至少包括以下步骤：提供一硅基材；沉积一第一介电材质层在硅基材上；以微影及蚀刻技术在硅基材上限定一隔离区(an isolation region)；沉积一绝缘材质层在具有此隔离区的硅基材上，并进行非等向性蚀刻，以在此隔离区两侧形成一间隔壁；沉积一垫氧化层在具有含间隔壁的此隔离区的硅基材上；沉积一氮化硅层在垫氧化层上；覆盖一光罩在此氮化硅层上，在经限定的隔离区上进行非等向性蚀刻，以形成一沟槽隔离区(a trenchisolation)；沉积一第二介电材质层在整个硅基材上，以将此第二介电材质填入此沟槽隔离区内，以作为沟槽隔离区内的绝缘材质；使用化学机械研磨法将第二介电材质层磨平坦；除去氮化硅层及垫氧化层，而形成在沟槽隔离区与一相邻的主动区域上具有和缓交界角的沟槽隔离区结构。

采用本发明的上述技术方案，它是以微影及蚀刻技术限定一沟槽隔离区，并以一次间隔壁制作在此沟槽隔离区两侧形成一间隔壁，以消除此沟槽隔离区与一相邻的主动区域的间尖锐的交界角，这样，可增加后续闸极多晶硅的蚀刻制作空间和减少多晶硅在此交界角残留的机会，从而降低闸极短路的危险。

通过下面对本发明的具体实施例结合附图的详细说明可以更清楚理解本发明的目的、特点和优点。

如图2所示，本发明的沟槽隔离区的制作方法为：首先提供一硅基材2，沉积一垫氧化层3在硅基材2的上面，其厚度约50~500埃。此垫氧化层3的温度可为约800~1100℃以下，在含氧气的环境中，以热氧化法形成二氧化硅层。接着，沉积一第一氮化硅层4在垫氧化层3上面，其厚度约500~2000埃。此第一氮化硅层4可使用SiH₄、NH₃、N₂及N₂O或SiH₂Cl₂、NH₃、N₂及N₂O作为反应气体，在温度400~800℃下，采用低压CVD方法、电浆CVD方法、或高密度电浆CVD(HDPCVD)方法形成。若采用CVD方法，温度较佳在400~500℃，若采用LPCVD方法，温度较佳在500~800℃。垫氧化层3是作为硅基材2与第一氮化硅层4之间的缓冲层，以降低此两层之间的应力。