[发明专利]微控制器双端口RAM操作中冲突检测的装置和方法

说明书

本发明一般涉及存储器存储结构，更具体地，涉及对双端口RAM操作的冲突检测。

双端口存储器用于在两个数据源如微控制器和外设数据源间执行共享存储空间。因为从双端口存储器中读回的数据不改变它的内容，所以同时读处理不产生问题而同时写入处理却会产生问题。更特别地，因为数据能在任何时间被传递到任何地址的存储器中，因而对同一地址同时写入操作可能将内容改变成为一个不确定的值。发生的这种情况就称为“写入冲突”。

写入冲突问题已经通过防止冲突发生的约束确定如确定重缓冲结构或通过总线仲裁的时分复用得到解决。这种仲裁通常是写入要求和授权协议的形式，授权协议暂停从处理直到主处理放弃对该地址的访问并将一授权返回到从处理。在这种总线仲裁结构中，共享存取是按时间计划的，当主处理没有及时授权总线让从处理向其内写入数据时给出错误指示。另一个仲裁的通用形式是将写入存取分时，这样就不会有两个装置能够同时写入任何一个地址。这种分时仲裁设计要求以一预定的方式定时以防止同时写入的出现。

这些关于写入冲突问题的解决方法引入了一个对存储器的任何位置的存储器写入处理的不可预知的时间延迟。任何一个预定时间的仲裁涉及一个时间处罚，以及仲裁硬件设计的复杂性。所以，现在需要的是可以排除或减轻这些问题的存储器存储结构。

同时写入处理发生在允许微控制器和外设都对双端口RAM(“DPR”)执行读出和写入的操作的情况。如果微控制器和外设都访问DPR的相同地址，则微控制器的存取被禁止而外设的存取继续。如果微控制器被中断，可以采取诸如对作为错误的存取操作计数或重试该存取之类的合适的动作。

在本发明的实施例中，通过微控制器数据总线和微控制器地址总线将微控制器耦合到双端口RAM。通过外设数据总线和外设地址总线将外设耦合到双端口RAM。地址比较器有输入端口，输入端口耦合到微控制器写入信号、微控制器地址总线、和外设地址总线。地址比较器具有在耦合到微控制器中断口的控制总线上产生中断信号的功能。在微控制器和双端口RAM之间插入的是逻辑功能单元，逻辑功能单元可以由例如电路或软件实现。逻辑功能单元的输出端耦合到双端口RAM。中断信号是至少部分根据微控制器地址总线的第一地址和外设地址总线的第二地址的比较，以及微控制器和外设是否同时访问双端口RAM而产生的。

通过下面结合示例性地说明本发明的特点，从对附图进行的详细描述中，本发明的其他方面和优点将会变得更加清楚。

图1示出了一个根据本发明原理的存储器存储结构的例子。

如图1所示，为了说明的目的，微控制器10和外设14共享通用的双端口存储器12。微控制器和外设的对同一地址同时存取，例如写入操作，会产生写入冲突错误或中断微控制器但允许外设继续执行存取操作的中断信号。

对于微控制器10和外设14的数据流是流入双端口RAM(“DPR”)12和从双端口RAM中流出的。微控制器10和外设14每个都有地址总线和数据总线使从DPR12两侧都可以随机存取。微控制器10具有内置中断能力。如果发生了通过微控制器10和外设14在同一地址的同时存取(例如，写入)操作，则通过线16上的中断信号中断微控制器，这样只有外设被允许访问DPR12中的该地址。接着微控制器10可以进行合适的动作。

根据图1所示的实施例，微控制器10通过微控制器数据总线18和微控制器地址总线20和DPR12的第一数据端口相连。微控制器10在微控制器数据总线18上对DPR12进行存取。逻辑功能单元22插入在微控制器10和DPR12之间。逻辑功能单元22的输出连接到DPR12的第一数据端口。

外设14通过外设数据总线30和外设地址总线32连接到DPR12的第二数据端口。外设14通过外设数据总线30访问DPR12。

地址比较器36有四个输入端口。地址比较器36的这四个输入端口耦合到微控制器写入信号、微控制器地址总线20、外设写入信号、和外设地址总线32。地址比较器36在线16上产生冲突错误信号。冲突错误信号的产生是基于(a)微控制器地址总线20的第一地址和外设地址总线32的第二地址的比较，以及(b)微控制器10和外设14是否是同时存取DPR12(例如，写入到)。