[发明专利]时钟控制电路和时钟控制方法

说明书

本发明涉及时钟控制技术，特别是具有倍增用转换器的时钟控制电路和方法。

近来，随着在1个芯片中可以集成的电路规模的增大以及工作频率的提高，在包含接收时钟的供给而动作的同步电路的半导体集成电路中，设置了用于控制芯片外部和芯片内部的时钟的相位和频率的时钟控制电路。

作为这种时钟控制电路，以往是使用PLL(Phase Locked Loop：相位同步环路)或DLL(Delay Locked Loop：延迟同步环路)。另外，在将系统LSI(也称为「硅内系统」)等系统规模的电路集成到1个芯片上的半导体集成电路中，对于例如芯片内的各宏块都需要设置相位和频率控制用的时钟控制电路。

这样，作为现有的时钟控制电路，除了使用PLL(相位同步环路)或DLL(延迟同步环路)外，众所周知，还可以使用将PLL、DLL和转换器(内分电路)组合而成的电路。

图25是表示由在文献1(ISSCC 1993 p.p 160-161 MarkHorowitz et al.,“PLL Designfor 500MB/S Interface”)中记载的PLL与转换器的组合而成的时钟控制电路的结构的图。参照图25，在PLL电路50中，输出分别与输入时钟相位同步的多相时钟信号P0～Pn，多相时钟信号P0～Pn输入开关(选择器)20A，由开关20A选择的相邻的2个信号(偶相位和奇相位)输入转换器30A，在转换器30A中，输出将2个输入信号的相位差内分的输出信号。选择输入转换器30A的信号对的开关20A由偶相位选择器、向相位选择器供给选择控制信号的移位寄存器、奇相位选择器和向相位选择器供给选择控制信号的移位寄存器构成。

在上述文献1记载的结构中，转换器30A由接收2个输入的差动电路组成的模拟结构构成，控制电路40A具有监视哪个输入的相位快，从而向升降计数器(图中未示出)输出计数信号的FSM(有限状态机器)电路和将升降计数器的输出变换为模拟信号的DA变换器(图中未示出)，从DA变换器向转换器30A供给与偶数/计数相位相应的电流。PLL电路50由相位比较电路、环形滤波器、作为控制电压输入环形滤波器的电压的电压控制振荡器和将电压控制振荡器的输出分频并反馈输入相位比较电路的分频器构成。

图26是是表示由在文献2(ISSCC 1997 p.p 332-333S.Sidiropoulos and Mark Horowitz et al.,“A semi-digital delay locked loopwith unlimited phase shift capability and 0.08-400MHz operating range”)中记载的DLL(延迟同步环路)与转换器的组合而构成的时钟控制电路的结构的一例的图。参照图26，在DLL电路60中，输出与输入时钟同步的多相时钟信号P0～Pn，多相时钟信号P0～Pn输入开关20B，相邻的2个信号输入转换器30B，从输出OUT输出将相位内分的信号。控制电路40B根据输出OUT与基准时钟的相位差检测结果控制转换器30B的内分比，同时控制开关20B的切换。该转换器30B也由模拟电路构成。

图27是表示在文献3(ISSCC 1997 p.p 238-239 Alan Fiedler,“A 1.0625Gb/S Tranceiver with 2x-Oversampling and Transmit Signal Pre-Emphasis”)中记载的结构的图。具有以时钟为输入的多相时钟相位调整用的电压控制振荡器(VCO)和控制电路40C，从VCO70的输出端输出多相时钟Q0～Qn。

但是，上述现有的时钟控制电路存在以下所述的问题。

在图25等所示的使用PLL电路的结构中，相位调整需要很长时间，同时存在反馈系统的环路引起的偏差，由于该偏差的影响而脱离锁相时，相位将发生大的偏离。另外，在图25和图27等所示的结构中，由于VCO的中心频率变化等，将发生相位误差等。

并且，在图26等所示的使用DLL电路的结构中，除了在多相时钟的最终相位的信号中存在相位发生大的偏离的情况外，也存在环路偏差的问题。

如图13(b)所示，在DLL等中，输入时钟的抖动(由于偏差dt的影响，时钟的周期成为T-dt)出现在输出时钟(在图13中，为4倍增时钟)的最后的时钟中，因此，偏差的影响很大。

因此，本发明就是鉴于上述问题而提案的，目的旨在提供可以消除使用PLL电路时发生的中心频率变化和反馈环路引起的偏差等从而极大地降低相位误差的时钟控制电路和方法以及半导体集成电路装置。