[发明专利]快闪参考存储单元的制造方法

说明书

本发明是有关于一种非挥发性内存(Non-volatile memory)，且特别是有关于一种快闪参考存储单元的制造方法，系在半导体基底中形成有一浮置井区，以做为隔离浮栅与半导体基底的隔离层之用，有效避免后续工序可能造成的接触窗过度蚀刻及/或浮栅对准错误的问题。

非挥发性内存现系应用在各种电子组件的使用上，如储存结构资料、程序资料及其它可以重复存取的资料。而在可编程非挥发内存上，最近更是强调可电除且可编程只读存储器(EEPROMs)，其为个人计算机中与电子设备所广泛采用的内存组件。传统的EEPROM系以浮栅(Floating Gate)晶体管结构来完成，其具有可写入、可抹除和可保存数据的优点，但也有存取速度较慢的缺点。然，近来发展的闪存(Flashmemory)结构之可电除且可编程只读存储器，已具有较快的存取速度。

以闪存来说，闪存在存取资料中，比任何其它种类之非挥发性内存例如EEPROM于读取及写入(或程序化)操作，具有较先进的效能表现。闪存的高速操作效益，已被认为非常适用于可携式计算装置、蜂窝式电话或数字静止照相机等。一般来说，闪存包括两种类，例如NAND型其存储单元串联位线，以及NOR型其存储单元并联位线。如大家所熟知，NOR型闪存于资料存取中具有一竞争速度，使得NOR型比NAND型于高频内存系统中更加有利。

通常闪存的快闪存储单元具有两个栅极，一为浮栅，另一为控制栅。浮栅系用来储存电荷，控制栅则用来控制资料存取。浮栅位于控制栅下方，其通常处于“浮置”的状态，没有和任何线路相接，而控制栅通常与字符线相接。然而，在闪存中，除了这些由快闪存储单元所组成的快闪存储单元数组外，至少还包括了一个由复数个参考存储单元所组成的参考存储单元数组与感测放大器，其中参考存储单元的组成结构与上述快闪存储单元相类似。感测放大器用以接收并依据来自快闪存储单元的一快闪电流与来自参考存储单元的一参考电流，判断得知此快闪存储单元的逻辑状态为何。之后，感测资料便输出到外部。

请参照图1，其绘示的是传统快闪参考存储单元的结构剖面图。传统快闪参考存储单元系先在半导体基底100上形成有一穿隧氧化层(tunneling oxide)102，且一浮栅(floating gate)104形成于穿隧氧化层102上，而在浮栅104上形成一介电层106。由穿隧氧化层102、浮栅104、与介电层106的堆栈栅极结构，组成了一快闪参考存储单元的栅极结构。

请参照图2，其绘示的是图1之传统快闪参考存储单元于形成接触窗(contact)时造成过度蚀刻的结构剖面图。

若浮栅104的图案有对准错误(mis-alignment)且接触窗108的蚀刻过度，则接触窗108有可能直接连到半导体基底100，而造成工艺失败，如图2所示。

此外，在浮栅104形成时，其掺杂(doping)含量通常都不会很高。众所皆知，浮栅104的掺杂含量降低有助于改善循环耐久度，然而若掺杂含量过低，可能会造成浮栅104缺乏(depletion)的情形，导致浮栅104与半导体基底100之间的有效氧化层厚度增加，因而降低存储单元的驱动电流。换言之，在参考存储单元中则会造成浮栅104接触窗108的阻值过高，产生较长的电阻-电容延迟(RC delay)，因而影响组件的操作速度。

有鉴于此，本发明提出一种快闪参考存储单元的制造方法，包括首先形成浮置井区于半导体基底中。接着形成第一介电层覆盖于半导体基底上。之后形成已定义的浮栅于对应浮置井区的第一介电层上。再来形成第二介电层覆盖于半导体基底上。随后定义第二介电层以形成接触窗，并暴露出部分浮栅。然后进行重离子植入工艺，于暴露出的浮栅中植入一离子，以增加其掺杂量。最后形成第三介电层覆盖于半导体基底上，并填满接触窗，以完成快闪参考存储单元的制造。

本发明提出的快闪参考存储单元的制造方法，系在半导体基底中形成有一浮置井区，以做为隔离浮栅与半导体基底的隔离层之用，有效避免后续工序可能造成的接触窗过度蚀刻及/或浮栅对准错误的问题。此外，又于定义介电层形成接触窗后暴露出的部分浮栅中进行一重离子植入工艺，借以增加浮栅的掺杂量，降低浮栅接触窗的阻值，有效改善快闪参考存储单元的RC延迟，同时可使快闪存储单元数组中的浮栅可以采用低掺杂工艺，而不致于影响快闪参考存储单元的浮栅的RC延迟，进而可提升组件的操作速度。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：

图面说明：