[发明专利]保护可覆写式非易失性存储器免于数据毁损的装置及方法

说明书

本发明涉及一种覆写保护控制机制，且特别是有关于一种用以保护可覆写式非易失性存储器免于数据毁损的装置及方法，其具有防止存储器遭受到非法覆写的功能。

为因应实际需要例如随插随用(plug & play)功能，现今个人电脑(PC)开机用的基本输入/输出系统(Basic Input/Output System，简称BIOS)，大多已采用可覆写式非易失性存储器，例如电可擦可编程只读存储器(EEPROM)或快闪只读存储器(Flash Rom)做为储存媒介。其优点为储存的数据不会因关闭电源而消失，且可因应系统需要而更新所储存的内容。但却也因为可写入的特性，使得BIOS成为电脑病毒攻击的目标。一旦BIOS遭到破坏，电脑将无法开机，使得解毒复原的成本大为提高，且BIOS与个别电脑的依存度甚高，所以迄今并无泛用的解决方案。

已知的可覆写式非易失性存储器大多采用如图1所示的覆写控制机制，下述可覆写式非易失性存储器以快闪只读存储器为例，其中图1所示是已知技术的一种快闪只读存储器的覆写控制机制的方块图。

在图1中，快闪只读存储器10的覆写控制机制包括一组合逻辑12与一快闪存储单元阵列14。图中的符号I_O1～I_On代表组合逻辑12的输入信号，以及符号MWE代表组合逻辑12的输出信号，其为存储器写入使能信号，亦即控制覆写用的内部信号。

其操作方法为，首先，当组合逻辑12接收到的输入信号I_O1～I_On满足其内部预设条件时，组合逻辑12会输出一设定为逻辑″真″的存储器写入使能信号MWE，反之若组合逻辑12接收到的输入信号I_O1～I_On不满足其内部预设条件时，组合逻辑12会输出一设定为逻辑″假″的存储器写入使能信号MWE。接著，当快闪存储单元阵列14接收到设定为逻辑″真″的存储器写入使能信号MWE时，代表快闪存储单元阵列14处于可被覆写的状态，反之若快闪存储单元阵列14接收到设定为逻辑″假″的存储器写入使能信号MWE时，代表快闪存储单元阵列14处于不可被覆写的状态。上述中，逻辑″真″可视需要定为高电位″1″或低电位″0″。

由上可知，当任一软件程序知到组合逻辑12的内部预设条件时，即可任意覆写快闪存储单元阵列14，以达到摧毁储存于快闪存储单元阵列14内的BIOS的目的。

本发明的目的是提供一种用于保护可覆写式非易失性存储器免于数据毁损的装置和方法，从而防止外来的程序破坏在非易失性存储器如快闪存储单元阵列中存储的BIOS，以保证计算机系统可靠的工作。

本发明提出的一种用以保护可覆写式非易失性存储器免于数据毁损的装置，包括：第一与第二组合逻辑、一延迟电路、一具重置功能的低位使能锁存器、一与门以及一存储单元阵列。上述第一与第二组合逻辑的输入端分别接收多个第一与第二输入信号，其输出端分别用以输出存储器写入使能信号与重置信号。延迟电路的输入端耦接电源供应电压，其输出端用以输出使能信号。低位使能锁存器的输入端分别耦接电源供应电压及延迟电路的输出端，其控制端耦接第二组合逻辑的输出端，其输出端用以输出一输出信号。与门的输入端分别耦接第一组合逻辑与低位使能锁存器的输出端，其输出端用以输出存储器覆写控制信号。存储单元阵列耦接与门的输出端，用以储存数据讯息。其中，当第一与第二组合逻辑分别接收到的第一与第二输入信号满足其内部预设条件时，第一与第二组合逻辑会分别输出一设定为逻辑″真″的存储器写入使能信号与重置信号，反之若第一与第二组合逻辑分别接收到的第一与第二输入信号不满足其内部预设条件时，第一与第二组合逻辑会分别输出一设定为逻辑″假″的存储器写入使能信号与重置信号，并且当存储器覆写控制信号为逻辑″假″时，存储单元阵列是处于不可覆写的状态，反之当存储器覆写控制信号为逻辑″真″时，存储单元阵列是处于可覆写的状态。