[发明专利]产生金属层虚拟图案的方法

说明书

本发明是有关于一种半导体组件的形成方法，且特别是有关于一种进行金属内连线(metal interconnect)时，产生金属层虚拟图案的方法。

随着集成电路中集成度的提高，两层以上的内连线(interconnect)设计，逐渐成为许多集成电路所必需采用的方式。通常，运用电浆的干蚀刻工艺相当适用于高密度半导体组件的制造，因此，干蚀刻工艺对高密度半导体组件的制造也就愈显得重要。干蚀刻工艺也常被用来蚀刻金属层，以形成所需的金属内连线图案。

为了定义出硅芯片上电路的图案，典型的方法是先使用微影工艺来转移电路布局图案于硅芯片上。接着，再将芯片置入反应室或反应槽中，进行干蚀刻工艺，将没有光阻层覆盖且不必要的金属层(或介电层)去除。

图1A绘示公知半导体硅芯片上的金属层图案。公知的硅芯片100上，依据金属层所在位置的不同，各金属层图案间具有大小不一的空间。如图1A所示，硅芯片上通常会形成一金属层图案密集区102与一金属层图案稀疏区104。

然而，由于硅芯片100上各处的金属层图案密度不同，各金属层图案间具有大小不一的空间，若相邻的金属层间距超过某一特定值，当后续形成一介电层106覆盖基底时，会在金属层图案稀疏区104产生似碟(dish)形状的情形，造成于金属层图案密集区102与金属层图案稀疏区104的介电层厚度明显不同，如图1B所示的情形。

干蚀刻工艺为一种化学或化学/机械混合的工艺，其蚀刻速率与半导体基底上组件的密度有关。由于公知制作金属连线时，硅芯片上金属层的图案密度各处不一，导致金属层图案密度高与密度低的地方，其蚀刻率显著不同，造成蚀刻上的困难，此即所谓的负载效应(loading effect)。

而且，影响蚀刻工艺的另一个因素为后续形成的介电层(图1B中的106)的厚度。由于芯片上金属层图案的密度不同，各金属层图案间具有大小不一的空间，若欲形成较厚的介电层时，将会形成具有明显高低不同的表面高度的碟形形状，使得进行介电层蚀刻工艺时，其蚀刻终点不易侦测，而导致过度蚀刻(over etch)或未达蚀刻终点就停止蚀刻的现象发生。

因此，本发明的目的就是在提供一种金属层图案的产生方法，可解决公知制作金属连线时所发生负载效应的问题。

本发明的另一目的就是在提供一种金属层图案的产生方法，可提升组件的可靠性，及增加生产优良率。

根据本发明的上述目的，提出一种产生金属层虚拟图案的方法，适于制作一金属内连线，此方法先对一包括金属层图案密集区与金属层图案稀疏区的基底，估计基底上金属层图案稀疏区的金属层图案密度，若其低于一特定值，则于金属层图案稀疏区，提供一虚拟金属层图案，均匀化该基底上的金属层图案密度。

其中此特定值系取决于后续形成一介电层覆盖基底时，是否会于金属层图案稀疏区产生似碟形状的表面，金属层图案稀疏区的金属层图案密度若低于此特定值时，则介电层会产生似碟形状的表面；若高于此特定值时，则不会产生似碟形状的表面。

再者，本发明提出一种产生金属层虚拟图案的方法，适用于一金属内连线的图案，包括下列步骤：于半导体基底上依序形成第一介电层与第一金属层，接着定义第一金属层，以形成复数具有第一方向的第一金属线，其中第一金属线具有均匀的图案密度。根据所需的金属内连线图案，打断部分不需要的第一金属线间的连接，打断之后，保留不需要的电性连接的第一金属线，使得基底形成一电性连接的第一金属层图案与一第一虚拟金属层图案，因此该基底仍具有均匀的图案密度。于第一金属线与第一介电层上，形成一第二介电层，覆盖第一金属线，定义第二介电层，以形成复数介层窗开口，暴露出部分第一金属线。接着，于介层窗开口中，形成复数插塞，其中这些插塞具有与第二介电层相同的上表面。于第二介电层与插塞上，形成一第二金属层，续定义第二金属层，以形成复数具有第二方向的第二金属线，第二金属线具有均匀的图案密度。根据所需的金属内连线图案，打断部分不需要的第二金属线间的连接，打断之后，保留不需要的电性连接的第二金属线，使得基底形成一电性连接的第二金属层图案与一第二虚拟金属层图案，因此基底仍具有均匀的图案密度，其中电性连接的第二金属层图案系通过插塞与电性连接的第一金属层图案作电性连接。