[发明专利]1024位流水式除法部件

说明书

本发明涉及运用64位组合逻辑除法器，以流水线方式执行1024位的除法运算的运算部件，更具体地说，本发明涉及的除法部件将除数与被除数均按64位为基本模块分段，利用除法运算的商主要决定于与被除数相关的“权”和除数的最高段，先求出各段商，然后利用“权”相关的段积累减求出相应的余数。

传统的除法部件要实现高位宽数据的除法运算，限于现有除法器的位宽，需要进行大量的数据移位和拼接，硬件控制电路复杂，且运算效率低下。在实际的应用中，人们急需一种电路规模小、运算速度快的超长位数的除法器。

本发明的目的是提供一种电路规模小、运算速度快，利用较低位宽除法器资源，完成高位宽数据的除法运算的除法部件。

为实现以上目的，本发明提供的“权”相关的流水式的流水式除法部件，电路规模小、运算速度快，可实现高位宽数据的除法运算。所述除法器包括控制逻辑模块、寄存器组模块、选通控制模块、128/64位除法器模块及商数/余数产生模块，其特征在于：其中，寄存器组模块用于存放1024位的被除数、除数、除法运算的商、除法运算中的余数；控制逻辑模块用于为运算过程中存取寄存器组中的数据提供地址信号及读写控制信号、为数据选通提供选通控制信号并为商数/余数产生运算过程中提供移位控制信号；128/64位除法器模块用于进行64位除128位的除法运算；商数/余数产生模块用于修正预估商数的值并进行余数补偿。控制逻辑模块与寄存器组模块相连，为运算过程中存取寄存器组模块中的数据提供地址信号及读写控制信号；控制逻辑模块还与选通控制模块相连，为数据选通提供选通控制信号；商数/余数产生模块经选通控制模块后，与128/64位除法器模块相连，为除法运算提供操作数。128/64位除法器模块所产生的预估商和余数经商数/余数产生模块作修正后，写入寄存器组模块的相应单元。整个运算过程采用了流水线方式，能充分利用现有资源，减小了电路的总门数，提高了运算的速度。

下面将参照附图对本发明的优选实施方案进行详细的描述，从而本发明的优点和特点将更加具体而明显。附图中：

图1是1024位流水式除法部件的总体结构框图；

图2是以“权”相关的模除累减产生商和余数的流水示意图；

图3是控制逻辑模块中模除减积数据地址控制逻辑电路框图。

下面结合附图进一步详细解释本发明。

如图1所示，控制逻辑模块(1)与寄存器组模块(2)相连，为运算过程中存取寄存器组模块(2)中的数据提供地址信号及读写控制信号；控制逻辑模块(1)与选通控制模块(3)相连，为数据选通提供选通控制信号；控制逻辑模块(1)还与商数/余数产生模块(5)相连，为商数/余数产生运算提供移位控制信号；寄存器组模块(2)与商数/余数产生模块(5)相连，为商数/余数产生运算提供操作数；商数/余数产生模块(5)经选通控制模块(3)后，与128/64位除法器模块(4)相连，为除法运算提供操作数；128/64位除法器模块(4)所产生的预估商和余数经商数/余数产生模块(5)作修正后，写入寄存器组模块(2)的相应单元。

不失一般性，下面将通过被除数是256位(4段×64位)，除数为128位(2段×64位)的情况来描述本发明，对于1024位的除法，可以依此类推。本领域的技术人员应理解的是，本发明的被除数最高位数仅限制于寄存器的大小，对于大小为2048位的寄存器，被除数的位数可为小于等于2048位的任意整数；基本模块也并不限定在64位的情况，而可以是任意位如32位、16位、8位等。当待处理信息不足64位的整数倍时，高位可做添“0”处理，以64位为基本加工模块进行运算。