[发明专利]电路板设计图的错误检测方法及其系统

说明书

本发明涉及一种电路板设计图的短路检测方法及其检测系统，特别涉及一种利用一程序来检测电路板设计图中的短路电路的方法。

在公知技术中，电路布局一般是通过电脑软件将一多层电路板区分成多个连线区域(net-line domain)，接着上述电脑软件于这些连线区域内布局电路，其中相同连线区域内有相同的电性电压电路以及连接信道(via)。利用上述电脑软件完成一电路板的电路布局后，接着以人工方式检查是否有错误。

一般检查方式是将电脑软件设计的电路布局，以肉眼观察相同的连线区域内的电性电压。特别是针对分层堆迭的印刷电路板的电路布局图中，各个连线区域对应一信号/电源层以及一接地层。从各个信号/电源层到接地层分别对应一条走线，并在走线上分布多个连接信道。以肉眼检查每一连线区域时，必须检查每一连接信道是否连接到其它连线区域，或者连接信道是否位于形成连线区域的切割线上。

然而，当电脑软件设计的电路布局图使用分层堆迭的多层电路设计时，以肉眼检查连接信道更容易出现漏网之鱼，即遗漏的错误连接信道未检查出。并且必须花费许多的时间及人力，虽然如此，并不会保证不会遗漏。

有鉴于此，本发明的目的在于提供一种电路板设计图的错误检测方法，以及实现该方法的电路板设计图的错误检测系统。

为实现本发明的目的，我们提出一种电路板设计图的错误检测方法，用于检测具有多个连线区域的一多层电路板设计图中是否有短路的情形，其中包含有下列步骤：

取得该多层电路板设计图中所有的多个连接信道矩阵以及多个连线区域矩阵的参数数据，其中每一该连接信道有其隶属的一连线区域矩阵；

逐一将这些连接信道中一连接信道矩阵与其它连接信道矩阵比对，以输出发生与其它连接信道位置部分重迭但非隶属相同连线区域的连接信道矩阵；以及

逐一将这些连接信道中一连接信道矩阵与这些连线区域矩阵比对，以输出发生与这些连线区域的切割线位置部分重迭的连接信道矩阵。

其中所述的各该连接信道矩阵的参数数据包含一中心位置、一孔径与一所属连线区域名称。

其中所述的各该连线区域矩阵的参数数据包含一切割线顶点坐标、切割线宽度与一连线区域名称。

我们提出一种实现该方法的电路板设计图的错误检测系统，用于检测具有多个连线区域的一多层电路板设计图中是否有短路的情形，其中包括：

一非暂存储存装置，储存多个连接信道矩阵与多个连线区域矩阵；

一处理器，用于逐一将上述一连接信道矩阵与上述多个连接信道矩阵比对，及逐一将所述一连接信道矩阵与所述多个连线区域矩阵比对；以及

一暂存储存装置，用于将所述处理器比对过程中的数据，暂时储存在所述暂存储存装置中。

本发明具有一优点，可避免遗漏未检查的连接信道，因此可减少电路板布线的错误。

本发明具有另一优点是所利用比对的媒体为一电脑，因此，可缩短检查时间，并节省人力资源。

下面结合附图就本发明的实施例详细说明如下：

图1是显示本发明的电路板设计图的检测方法的流程图；

图2是概要地显示执行本发明的实施例的系统图。

图1是显示本发明的电路板设计图的检测方法的流程图：首先，使用者将先前利用电脑软件设计的电路布局图，转换成数据文件，每一数据文件可以是一矩阵数据，包含电路板设计图中的各个连接信道的中心坐标、孔径大小以及此连接信道的连线区域名称；进一步，储存各个连接信道的矩阵数据至一储存装置；此外，另一数据文件包含电路板设计图中，利用切割线划分出多个连线区域的多个连线区域矩阵；其包括各个切割线的顶点坐标、切割线线宽以及此连线区域名称。

接着，利用一装置，例如电脑中的中央处理器，拾取一连接信道的矩阵数据。步骤A，比对此连接信道中心坐标所在的连线区域是否已标示为“占用”？换言之，就是比对此连接信道的中心位置是否与其它连接信道重迭。假若标示为占用，步骤B，则比对此连接信道与其它连接信道的连线区域名称是否相同？假若此连接信道与其它连接信道的连线区域名称相同，步骤C，则比对此连接信道的孔径范围内的所有点坐标是否与其它连接信道的连线区域名称相同？假若此连接信道的孔径范围内的所有点坐标与连线区域名称相同，则是同一连接信道与自身比对。