[发明专利]半导体集成电路器件的制造方法

说明书

本申请是申请号为95120527.7，申请日为1995年12月6日，发明名称为“半导体集成电路器件及其制造工艺”专利申请的分案申请。

本发明涉及半导体集成电路器件及其制造技术。更详细地说，本发明涉及含有在半导体衬底基片上方形成外延层的半导体集成电路器件以及适用于制造半导体集成电路器件的工艺程序的一种有效方法。

有一种被改进了的制造半导体集成电路器件的工艺方法，在这种工艺方法中在抛光成镜面的半导体衬底基片上方形成和预定的半导体集成电路元件组成的外延层(半导体单晶层)。

这是因为外延层的形成提供极好的效果：改善软差错(soft-error)电阻和闩锁(latch-up)电阻；在外延层上形成栅极隔离薄膜，大大减少其缺陷密度能改善其击穿特性。

例如在1991年8月10日应用物理学会出版的“AppliedPhysics Vol60 Edit8”的761页到763页上揭示了具有这种外延层的半导体集成电路器件。

这本刊物描写这样结构的半导体集成电路器件，在P⁺(或n⁺)型半导体衬底上方形成含有的P(或n)型杂质浓度比半导体衬底的P(或n)型杂质浓度低的外延层，在其内和称为势阱的半导体区域组成外延层，在其上装有MOSFET(金属氧化物半导体场效应晶体管)或其他类似的元件。

顺便说说，由于这种情况的势阱是用从外延层表面扩散杂质的方法形成的因此造成外延层的杂质浓度表面较高，内部较低的分布。

例如另一本刊物是日本专利公开Laid-Open NO 260832/1989揭示一种在p型半导体衬底上方形成p型外延层的结构，这样形成的势阱从外延层的表面延伸到半导体衬底的上部。

这本刊物进一步揭示形成势阱的工艺：在半导体衬底中掺入形成势阱的杂质；接着在半导体衬底基片上方生长外延层，同时在半导体衬底基片的上面部分里扩散势阱形成杂质。

顺便一说，这种情况的杂质浓度分布成山状曲线，其峰值浓度在外延层和半导体衬底基片的交界处，即在外延层表面一边是低的杂质浓度，在外延层和半导体衬底基片的交界处是高的杂质浓度，而在半导体衬底基片内是低的杂质浓度。

虽然我们了解了上述的工艺方法但存在下列问题。

第一问题是容易造成元件特性不稳定。根据前面提到的工艺方法，由于元件在势阱里形成，热阱里的杂质将使如阈值电压或衬底效应之类的元件特性不稳定。

第二个问题是为了消除元件特征不稳定，势阱的杂质浓度必须严格而精密地设定，因此势阱的形成很难控制。

第三个问题是设计半导体集成电路器件的电路很困难。具体地说，例如根据这种工艺方法由于元件在势阱内形成，增加了在MOS场效应晶体管中阈值电压和衬底效应的不稳定，造成半导体集成电路器件的电路设计困难。

第四个问题是妨碍半导体集成电路器件的高速运作的改进。具体地说，在扩散层或MOS场效应晶体管的漏极区的接线线路的结电容增加到负载电容。

对于结构越小的元件这个问题就越严重。具体地说，如果元件的物理尺寸按恒定系数K(K＜1)减小，沟道中杂质浓度将增大K倍引起载流于迁移率减小，归因于杂质的散射和在半导体衬底上源/漏半导体区域每单位面积结电容增加。

第五个问题是为了形成势阱要求在高温下作长周期的热处理。具体地说，例如为了增大击穿电压(或穿通电压)阻止电流从MOS场效应晶体管的漏极流到半导体衬底，必须增大杂质浓度或者加深势阱。因为根据前面所述元件特性的观点，势阱的杂质浓度不能做得这么高所以采用加深势阱。这样，为了形成势阱就要求在高温下作长周期的热处理。

本发明的一个目的是提供一种能够改善元件特性的设定精确度的工艺方法。

本发明的一个目的是提供一种能够便于控制势阱形成的工艺方法。

本发明的一个目的是提供一种能够便于半导体集成电路器件的电路设计的工艺方法。

本发明的一个目的是提供一种能够改善半导体集成电路器件的运作速度的技术。

本发明的一个目的是提供一种能够缩短势阱形成周期的工艺方法。

本发明的一个目的是提供一种能够生长具有极好可结晶性的外延层的工艺方法。

本发明的一个目的是提供一种改进外延层中杂质浓度设定精确度的工艺方法。

根据附图所作下面的描述，本发明的上述和其他的目的以及新颖的特点将变得更明显。

在这里所揭示的本发明的典型特征将在下面作简单概述。