[发明专利]静态时钟脉冲发生器

说明书

本发明涉及一种静态时钟脉冲发生器。这样的发生器可用于高速低功耗的控制器电路，例如用于包括数字信号处理(DSP)的复杂的超大规模集成(VLSI)设计中。时钟脉冲发生器可很好地用于空间光线调制器和显示器的驱动器电路的寻址，例如象素(pixelated)矩阵型，其中一系列明确的脉冲必须提供给采样高速视频数据的电路。

一种公知类型的时钟脉冲发生器是以移位寄存器为基础形成的。这种移位寄存器包括响应于时钟脉冲以将单个存储的逻辑状态从一个触发器传递给链接中下一个的级链D型触发器，例如正如在Horowitz和Hill剑桥大学出版社1989年第2版的“电子技术”中所公开的一样。对于典型时钟脉冲发生的应用，除了其中一个触发器状态外，其余所有触发器状态都被预置为逻辑低(0)状态，而该剩余的触发器就被预置为逻辑高(1)状态。移位寄存器被锁定在公知的频率处，移位寄存器中循环的(circulating)1状态用于在触发器的输出端产生顺序脉冲。这种公知技术的申请和实施例，公开在例如US 4,542,302和US 4,612,659中。一种对该技术的改进公开在US 4,785,297中。在此情况下，边缘触发型触发器的“主”和“从”输出端用于与复合逻辑门，如AND或NAND门结合，以降低给定输出脉冲数的移位寄存器的计时速度。

附图1表示包括D型锁存器1和2的典型CMOS电路的一部分。这种结构的组成和工作原理是众所周知的，在此就不作详细地描述。依次相连的锁存器如1和2在用CK和1CK表示的两相时钟的相反时钟相位上是显而易见的。每个锁存器的输入端和输出端被一起“与非”而能产生时钟脉冲Nn和Np。

为了提高最大工作频率和降低时钟功耗，已公开了降低时钟线路路容性负载的各种技术。例如，状态控制计时技术已被提出用于时钟脉冲发生电路中。这样的例子公开在US 4,746,915中，其中移位寄存器被分为触发器或锁存器的数个子寄存器，另一个以较低频率工作的移位寄存器被有选择地使用以将时钟信号用于每个子寄存器上。

对于需要单个循环1状态的应用来说，仅仅是那些在它们的输入端包含一1状态或具有一1状态的触发器或锁存器需要计时。如图2所示，对于这样的应用，通过“或操作”每个触发器的输入端和输出端产生的信号能够用于控制开启提供给触发器时钟输入端的时钟信号。这样的结构已公开在US 5,128,974中。然而，这样的结构在每级就需要更多的晶体管。而且，触发器输出端就必须驱动相对较大的负载，这就限制了运行的最大速度。

这里所使用的术语“D型锁存器”是指一种具有时钟输入端、数据输入端和正相的或反相输出端的电路，该电路是以这样的方式工作的：即提供给时钟输入端的时钟信号被激活时，该输出端在输入端(锁存器是“显而易见的”)提供一正相或反相型的信号，而在时钟信号不被激活时，该输出端就被保持或“锁定”在它的当前值上，而不管输入端信号的状态如何。这里所使用的术语“D型触发器”是指一种通常由两个级链的D型锁存器组成的，还可能包括附加电路的边缘触发设备。D型锁存器和D型触发器这里统称为“D型电路”，这样D型电路可以是一D型锁存器或一D型触发器。

根据本发明的第一个方案，提供一种包括一主时钟输入端和N个级的时钟脉冲发生器，每个第i级包括：一D型电路，它具有一用于从第(i＋a)级接收复位信号的复位输入端，这里a大于或等于1，和一数据输入端；一选通电路，它具有一响应于第(i－1)级的D型电路输出信号和主时钟输入端的时钟脉冲而将一脉冲提供给数据输入端的输出端，这里1＜i≤(N－a)。

每个D型电路可以是一D型锁存器。

至少其中的一级中的每一个可具有一能够提供D型电路输出信号和组成发生器输出端的输出端。

每个第i级的D型电路的复位输入端可设置成能够接收第(i＋a)级选通电路输出端的复位信号。

每个第i级的D型电路的复位输入端可设置成能够接收作为复位信号的第(i＋a)级的D型电路的输出端信号。

每级可包括一位于每级的选通电路输出端和D型电路数据输入端之间的延迟电路。每个延迟电路可包括数个级链连接的反相器。

每级可包括一开关装置，它用于有选择地连接D型电路复位输入端以接收第(i－a)级的复位信号，和响应于第(i＋1)级的D型电路输出信号和主时钟输入端的时钟脉冲来使选通电路将脉冲提供给数据输入端，其中，(1＋a)≤i＜N。每个开关装置可包括数个传输门。

每个第i级的D型电路可包括一时钟输入端，它用于接收第(i－1)级的D型电路输出信号。