[发明专利]使用弹性内存和双倍速率内存的主机板及计算机系统

权利要求书

1.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

复数个内存模块插槽，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；

一电压比较器，耦接于该些内存模块插槽的该些参考电压脚，用以检测该些参考电压脚上的电压是否符合一参考电压值；

一时钟发生器，耦接于该电压比较器的输出端，当符合该参考电压值时，产生一差动时钟信号，当不符合该参考电压值时，产生一正常时钟信号；

一控制芯片组，耦接于该电压比较器的输出端，当符合该参考电压值时，该控制芯片组操作在一双倍数据速率模式，当不符合该参考电压值时，该控制芯片组操作在一正常数据速率模式。

2.根据权利要求1所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。

3.根据权利要求1所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

4.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

复数个内存模块插槽，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；

一控制芯片组，该控制芯片组具有一内存模式脚，当该内存模式脚被设定时，该控制芯片组操作在一双倍数据速率模式，当该内存模式脚未被设定时，该控制芯片组操作在一正常数据速率模式；

一时钟发生器，耦接于该控制芯片组，当该控制芯片组操作在该双倍数据速率模式时，该钟发生器即产生一差动时钟信号，当该控制芯片组操作在该正常数据速率模式时，该钟发生器即产生一正常时钟信号。

5.根据权利要求4所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。

6.根据权利要求4所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

7.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

复数个内存模块插槽，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；

一中央处理器；

一控制芯片组，耦接于该中央处理器；

一输入/输出端口，耦接于该控制芯片组，该输入/输出端口具有一内存模式位；

一时钟发生器，耦接于该控制芯片组，用以产生一差动时钟信号及一正常时钟信号，二者择一；

8.根据权利要求7所述的主机板，其特征在于：该内存模式位是经过耦接一电阻设定的。

9.根据权利要求7所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的84线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。

10.根据权利要求7所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

11.一种终端电路模块，可应用于一主机板，该主机板具有复数个内存模块插槽，每一内存模块插槽具有复数个信号线，其特征在于：该终端电路模块包括：

一印刷电路板，可插于该些内存模块插槽中的任意一个，以提供该终端电路模块与该些内存模块插槽的电气连接；

一电压调节器，置放于该印刷电路板上，用以提供一终端电压；

复数个终端电阻，置放于该印刷电路板上，耦接至该电压调节器，该些终端电阻一端连接至该些信号线，另一端连接至该终端电压。

12.根据权利要求11所述的终端电路模块，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，该些内存模块插槽还包括一参考电压脚，当该终端电路模块插于该些内存模块插槽中的任意一个时，该电压调节器提供一参考电压至该参考电压脚，其中该参考电压符合JEDEC标准中SSTL_2总线规格的参考电压值范围。