[发明专利]具有接触电容器电极的插塞的半导体存储器及其制备方法

说明书

本发明涉及一种半导体存储器以及一种制作半导体存储器的方法；更具体地，涉及一种制作半导体存储器上的电容器的方法。

DRAM(动态随机存取存储器)单元是一个半导体存储器，通常包括一个晶体管和一个电容器，存储器上的一个单元通过一次充电而存储一位数据。电容器包括一个底电极、一个介电层和一个上电极。电容器的一个电极与晶体管的源结或漏结相连。电容器的另一个电极与参比电压线相连。

计算机应用的升级增加了对更高容量存储芯片的要求。存储单元尺寸的减小允许有更多的存储单元封装到集成电路板上。

电容容量随电极面积和介电层的介电常数成比例增长。随着存储单元面积减小，电容器的电容也倾向减小，这降低了存储单元的性能。

为了提高存储单元的密度，叠层式电容器被提了出来。叠层式电容器通过将存储电极部分地重叠在晶体管和位线或字线上来制备，因此，有效地减少了每个存储单元所占的面积。

一个插塞用于将电容器的底电极与晶体管的源结或漏结连接起来。

图1A到图1C描述了一种依据传统方法制备半导体存储器上的电容器的方法。

如图1A所示，绝缘层15覆盖在半导体基板10、隔离层11(如场氧化层)和晶体管上，而晶体管包括栅绝缘层12、栅电极13和源或漏结14。其后，插塞16形成在层间绝缘层内。插塞16包括一个多晶硅层16A、一个欧姆接触层16B和一个形成在接触孔中的扩散阻挡层16C，此插塞与源结或漏结中的一个接触。

如图1B所示，通过沉积和构图第一导电层而在扩散阻挡层16C上制备出底电极17。由于掩模错对，在底电极17的制备过程中，扩散阻挡层16C可能暴露在外。在高度集成器件的生产过程中，掩模错对是经常发生的。

如图1C所示，介电层18形成在底电极1 7上，而上电极19则形成在介电层18上。介电层18是用具有非常高介电常数的材料制成，例如钛酸锶钡(BaSrTiO₃，以下缩写为BST)，以提高高度集成器件的电容。

根据前述传统方法，插塞16的扩散阻挡层16C的暴露部分与介电层18相接。

扩散阻挡层16C和介电层18之间的接触导致了若干问题。其中一个问题是，扩散阻挡层16C在制备介电层18的过程中被氧化，因为BST层的介电层18是在氧化气氛中和高温下制备的。扩散阻挡层16C的氧化部分具有低的介电常数，它充当了电容器中介电层的作用，因此电容器的电容减小了。另一个问题是，扩散阻挡层16C和介电层18之间的逸出功差别小，因此，漏电流因低的肖特基势垒而增加。

因此，本发明的一个目的是提供一种半导体存储器和一种制备方法，以防止电容器介电层和插塞扩散阻挡层之间的接触。

因此，本发明的另一个目的是提供一种半导体存储器和一种制备方法，以防止电容器电容的降低和电容器底电极与插塞扩散阻挡层之间漏电流的增加。

根据本发明的一个方面，提供一种半导体存储器，包括：一个半导体基板，其中栅电极形成在半导体基板上，且其中源结/漏结形成在此半导体基板中；一个形成在半导体基板上的层间绝缘层；一个形成在层间绝缘层中的插塞，其中，该插塞包括一个扩散阻挡层和一个导电层，而其中导电层是用一种无论导电层是否氧化均能传导电流的材料制成；一个与导电层接触的电容器底电极；一个形成在底电极上的介电层；以及一个形成在介电层上的上电极。

根据本发明的另一个方面，提供一种半导体存储器的制备方法，包括以下步骤：提供一半导体基板，其中栅电极形成在该半导体基板上，且其中源结/漏结也形成在该半导体基板中；在半导体基板上制备层问绝缘层；刻蚀层间绝缘层以形成接触孔；在接触孔中制备扩散阻挡层和导电层以形成插塞，其中导电层用一种无论导电层是否氧化均能传导电流的材料制成；制备与导电层接触的底电极；在底电极上制备介电层；在介电层上制备上电极。

根据本发明的再一方面，提供一种半导体存储器的制备方法，包括以下步骤：提供一半导体基板，其中栅电极形成在该半导体基板上，且其中源结/漏结也形成在该半导体基板上；在半导体基板上制备层间绝缘层；刻蚀层间绝缘层以形成接触孔；在接触孔中制备扩散阻挡层和导电层以形成插塞，其中导电层是用一种无论导电层是否氧化均能传导电流的材料制成；在导电层上制备种子层；在种子层上制备粘接层；在粘接层上制备牺牲层；刻蚀牺牲层和粘接层以获得确定底电极区域的开孔；在开孔内的种子层上制备底电极；除去牺牲层和种子层；在底电极上制备介电层；在介电层上制备上电极。