[发明专利]触发器设计的改进

权利要求书

1.一种触发器，包括：

一个数据输入端；一个数据输出端；一个置位信号输入端；一个时钟信号输入端；和

至少一个级，该级包括：

一个被连接用于从所述数据输入端接收数据信号的输入节点；一个输出节点；一个内部节点；

第一选通装置，用于响应所述时钟信号在其中所述级输入节点处的逻辑信号被传送给所述内部节点的导通状态和高阻抗状态之间交替转换；

耦合到所述内部节点的缓存器装置，用于在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述逻辑电平；和

第二选通装置，该装置被耦合以利用所述置位信号逻辑组合在所述级输出节点处的逻辑信号并将所述逻辑组合的结果提供给所述内部节点，所述逻辑组合是当所述置位信号被激活时，所述第二选通装置的输出被置位为高或低逻辑电平中特定的一个，

其中，所述触发器还包括一个用于响应在所述第二选通装置响应所述置位信号将所述内部节点置位成所述特定逻辑电平之前的一个时间点处的所述置位信号在所述内部节点处提供所述特定逻辑电平的装置。

2.根据权利要求1所述的触发器，其特征是用于在所述内部节点处提供所述特定逻辑电平的装置被安排在所述第一选通门处于它的导通状态时提供所述特定逻辑电平。

3.根据权利要求2所述的触发器，其特征是所述第二选通装置响应所述时钟信号在其中它向所述内部节点提供高阻抗的状态和其中它向所述内部节点提供所述逻辑组合结果的状态之间转换。

4.根据权利要求4所述的触发器，其特征是用于在所述内部节点处提供所述特定逻辑电平的装置被安排在所述第二选通装置处于它的高阻抗状态时提供所述特定逻辑电平。

5.根据在前权利要求中任何一个所述的触发器，其特征是用于提供所述特定逻辑电平的装置经过所述第一选通装置向所述内部节点提供那个逻辑电平。

6.根据权利要求5所述的触发器，其特征是用于提供所述特定逻辑电平的装置包括被连接的第三选通装置，用于接收数据信号并在所述置位信号被激活时向所述级的所述内部节点提供所述特定逻辑电平和当所述置位信号被去激活时提供所述数据信号。

7.根据权利要求6所述的触发器，其特征是所述第三选通装置包括一个与非门或一个或非门。

8.根据权利要求6或7所述的触发器，包括一个数据选择输入端和包括所述数据输入端的多个数据输入端以及一个多路转接器，其中，所述第三选通装置包括在所述多路转接器中和那个多路转接器被连接以便响应所述数据选择信号接收这些数据输入并向所述触发器的所述或第一级的输入节点提供这些数据输入中特定的一个。

9.根据权利要求6所述的触发器，其特征是所述第三选通装置具有三态输出和所述多路转接器包括一个控制电路，用于对所述数据选择信号和所述置位信号进行组合以便提供使能所述第三选通装置输出的一个或多个控制信号、和每当所述数据选择信号指出由第三选通装置选通的所述数据信号和每当所述置位信号被激活时避免所述多路转接器输出多个其他数据信号、反之则使所述第三选通装置输出呈现高阻抗状态。

10.根据在前权利要求中任何一个所述的触发器，包括第二在权利要求1中定义的所述级，所述第二级的输入节点被耦合到第一所述级的输出节点和所述触发器电路响应所述置位信号将所述第二级的输出设置为一个特定逻辑电平。

11.一种包括数据输入端、数据输出端、置位信号输入端、时钟信号输入端以及第一和第二级的触发器，所述第一和第二级中的每一个都包括：

一个输入节点；一个输出节点；

所述第二级的所述输入节点被耦合到所述第一级的输出节点和所述触发器电路响应所述置位信号将所述第二级的输出设置为一个特定逻辑电平，

每个级还包括：

第一选通装置，响应所述时钟信号在其中所述级所述输入节点处的逻辑电平被传送给一个内部节点的导通状态和高阻抗状态之间转换；

耦合到所述内部节点的缓存器装置，用于在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述电平；和

第二选通装置，被耦合用于对在所述级输出节点处的逻辑电平和所述置位信号进行逻辑组合以向所述内部节点提供所述逻辑组合的结果。