[发明专利]制作具有对称域值电压的NMOS以及PMOS的方法

说明书

1.技术领域

本发明提供一种MOS晶体管的制作方法，尤其指一种具有对称域值电压的NMOS以及PMOS的工艺方法。

2.背景技术

随着半导体装置集成度(integration)的增加，具有低能量消耗优点的CMOS晶体管装置已广泛地被运用在超大规模集成电路(ultra large scaleintegration，ULSI)的设计上。CMOS晶体管是由两种彼此相补的PMOS晶体管与NMOS晶体管所组成，主要有P井CMOS晶体管、N井CMOS晶体管以及双井CMOS晶体管三种类型。如何改善CMOS晶体管的工艺以增加装置的整体性能，是目前半导体业界的一项重要课题。

参照图1及图2，图1及图2为现有在一半导体晶片10上制作一双井CMOS晶体管36的方法示意图。如图1所示，半导体晶片10包括有一硅基板(silicon substrate)12，一P型井(P-well)14设在基板12之上，一N型井(N-well)16设在基板12之上且与P型井14相邻，一栅极(gate)20设在P型井14之上，用来形成CMOS晶体管36的NMOS晶体管33，一栅极21设在N型井16之上，用来形成CMOS晶体管36的PMOS晶体管34，以及一场氧化物层18设在P型井14与N型井16之上并环绕在栅极20、21周围，用来隔绝电性。

由于构成CMOS晶体管元件的PMOS与NMOS晶体管的域值电压(threshold voltage)与该MOS晶体管所在的半导体层的电性有非常密切的关系，因此PMOS和NMOS的半导体层的杂质含量如果不相同，则PMOS与NMOS的起始电压会有差异，使CMOS的操作发生问题。所以在进行上述CMOS栅极工艺之前，我们通常会进行一项域值电压调整(threshold voltageadjustment)的离子注入，以便使CMOS内的PMOS与NMOS间的起始电压得以配合，然后才开始CMOS栅极的制作。

现有CMOS晶体管36的制作方法是先以栅极20、21作为硬掩模(hardmask)，分别对栅极20、21两侧的P型井14与N型井16进行离子注入(ionimplantation)工艺，以形成一N型掺杂区22与一P型掺杂区24，分别用来作为NMOS晶体管33与PMOS晶体管34的轻度掺杂漏极(lightly dopeddrain，LDD)。接着利用化学气相沉积法(chemical vapor deposition，CVD)在半导体晶片10表面上沉积一层氧化硅层(silicon oxide)以及一氮化硅层(silicon nitride)。然后进行一干法刻蚀(dry etch)工艺，向下刻蚀氮化硅层以及氧化硅层直至P型井14与N型井16表面。此时，残留在栅极20、21两侧的氧化硅层即形成衬氧化层26，而残留的氮化硅层即形成隔离壁28。接着再以栅极20、21及隔离壁28作为掩模，分别在隔离壁28两侧的P型井14与N型井16上进行离子注入工艺，以形成一N型掺杂区30与一P型掺杂区32，用来作为NMOS晶体管33与PMOS晶体管34的源极(source)与漏极(drain)，完成CMOS晶体管36的制作，如图2所示。

为了使晶体管装置具有最大的电流驱动能力(current drivingcapability)，因此该晶体管的起始电压应该愈小愈好，但必须维持一最低值以避免在正常的电路操作中有过多的亚域值电流(subthreshold current)产生。在现有的工艺中，栅极材料的选择一般均为重度掺杂的N型多晶硅(heavily doped n-type polysilicon)，因为在合理的沟道掺杂(channel doping)以及栅极氧化物层厚度的限制下，以N型多晶硅作为栅极导电层的NMOS晶体管，其起始电压可以调整至0.7V以下。