[发明专利]一种存储器及其对预取数据进行排序的电路和方法

说明书

发明领域

本发明涉及半导体存储器件的领域，特别涉及带有对预取数据进行排序功能的存储器，这种排序是分散在预取数据路径的逻辑里进行的；以及对预取数据进行排序的方法。

背景技术

在电子器件里，存储器件是用来存储数据的。随着无休止的竞争对于电子器件提速的迫切需求，存储器件已经成为制约器件整体速度的瓶颈了。确实，存储器件有时需要它自己的内部操作时钟，内部时钟又比器件整体的外部时钟要慢。而且，随着无休止的竞争对于更大容量器件的迫切需求，不得不对存储器扩容，这就进一步限制了存储器的速度。

图1示出了一个根据现有技术的存储器件100的实例。在本说明书中将阐释其主要部件，同时，在大量参考文献里还可发现更多细节，例如美国专利#6,115,321。

存储器件100包括一个存储单元阵列(MCA)102。阵列102里有很多存储单元，如存储单元104，在每个存储单元104里存储了1位数据。存储单元被设置在行与列108的交点处，例如字线106与列108的交点处。列108称做局部输入/输出(I/O)线108。

许多局部I/O线108终止于一个本地读出放大器(LS/A)110A，这里还设有大量的与LS/A 110A类似的本地读出放大器。由每个本地读出放大器又产生出了一个全局I/O(GIO)线。每八条这样的GIO线114A～114H做为多个而显示在图中。

从存储器件100里读取数据时，需要把存储在存储单元104内的比特输出到其中一条GIO线114，再从GIO线114输出到DQ板120。所有的DQ板120都把数据送入高速缓冲存储器122，或者其它类型的需要存储数据的电子器件。

在现有技术里，是通过对所要读取的数据进行预取而解决诸如的存储器件100的速度问题的。这表明：响应于单个地址输入，要从存储器件100里为单个DQ板120同时读取很多数据。这是动态随机存取存储器(DRAM)的核心操作。

随着预取，当数据由GIO线114输出时，在将数据输出到DQ板之前，需要对数据进行排序。不然的话，从存储器件里读取数据的电子器件就得等上很长时间才能接收所到需的数据。

通过使所有来自阵列110的GIO线114A～114H在到达DQ板120之前一同进入数据排序块118来在存储器100中对数据进行排序。块118接收八路输入，每一路输入分别来自于一条数据路径，并按照排序信号所指定的顺序输出此八路输入。

接着，排好序的数据被串化块119转化成串行数据。块119接收全部数据，并逐一地把它们输出到DQ板120。

图2示出了数据排序块118的一部份118-1。应该理解：在118-1这部份里只示出了四路输入和四路输出。由于块118实际上有八路输入，它的实际尺寸还要相应地大些。

块118占据一定空间，这些空间若能划给存储器件100里的其它地方，是最好不过的了；再者，随着外部数据速率的增加，预取数据字的数量也增加了，于是块118也要相应地变大。例如，处理两倍数量的输入需要四倍的复杂程度和规模。这就占据了器件100内的更多空间。

下面参考图3：预取数据由本地读出放大器(LS/A)110A～110H所接收。接着，继续前进到GIO线114A～114H，然后数据在离开MCA102后，有选择地分别穿过各输入/输出读出放大器(I/OSA)124A～124H。数据又继续沿各自的操作块(也称做管线)144A～144H前进，然后到达数据排序块118。相应地，可以在数据沿管线144A～144H前进时，对其进行操作。

在大多数情形下，管线144A～144H彼此相同，这是因为对所有读出数据所进行的操作都是完全一致的。并且还可以把管线144A～144H分解成有序的多级，有时这样做的好处更大。这样的每一级称做一个管道，并仅完成其中的一步操作。

参考图4，示出了管线144A的细节。在美国专利#5,802,596里可以发现更详细的解释。

管线144A包括第一级管道221，第二级管道222和第三级管道223。输入信号进入第一级管道221并从第三级管道223离开。第一门231插入到第一级管道221与第二级管道222之间，第二门232插入到第二级管道222与第三级管道223之间。第一门231和第二门232受分别经过延迟电路241，242而来的时钟信号的控制。像这样，以时钟速度沿着管线144处理数据。

参考图5，示出了第一门231的电路。可以看出，它从上一级221接收了信号，并把它输出到下一级222。它根据来自时钟的锁存信号Lt进行操作。

发明内容