[发明专利]用于FEC解码器的优化并行输入并行输出GF(2M)乘法器无效
| 申请号： | 01143595.X | 申请日： | 2001-12-13 |
| 公开（公告）号： | CN1360404A | 公开（公告）日： | 2002-07-24 |
| 发明（设计）人： | 迈克·雷 | 申请（专利权）人： | 美国阿尔卡塔尔资源有限合伙公司 |
| 主分类号： | H04B10/12 | 分类号： | H04B10/12;H03M13/03 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 李德山 |
| 地址： | 美国得*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 用于 fec 解码器 优化 并行 输入 输出 gf 乘法器 | ||
1.一种用于解码器中的乘法器电路，包括：
一个时钟，用于在第一频率上生成多个时钟周期；以及
一个乘法器模块，耦合到所述时钟并且接收2个输入，所述乘法器电路利用1个所述的时钟周期，相乘所述的2个输入，以实现只有1个时钟周期的等待时间。
2.根据权利要求1的乘法器电路，其中所述的2个输入为多项式。
3.根据权利要求1的乘法器电路，其中所述的2个输入为伽罗瓦域向量。
4.根据权利要求1的乘法器电路，其中所述的2个输入为GF(213)向量。
5.根据权利要求1的乘法器电路，其中所述的时钟工作在78MHz。
6.根据权利要求1的乘法器电路，其中所述的输入与OC-48或者OC-192数据相关。
7.根据权利要求1的乘法器电路，其中所述的乘法器电路遵守SDH标准ITU-T.G.707/Y.1322。
8.根据权利要求1的乘法器电路，其中所述的乘法器模块利用XOR/AND门以及锁存器来实现。
9.根据权利要求2的乘法器电路，其中所述的乘法器仅利用XOR/AND门以及锁存器中实现。
10.根据权利要求1的乘法器电路，其中所述的乘法器利用2个时钟周期来相乘所述的2个输入。
11.一种用于解码器中的乘法器电路，包括：
一个时钟，用以在第一频率上生成多个时钟周期；
一个乘法器模块，耦合到所述时钟并且接收2个输入，所述的乘法器电路利用一个流水线以及2个所述的时钟周期，相乘所述的2个输入。
12.根据权利要求11的乘法器电路，其中所述的2个输入为多项式。
13.根据权利要求11的乘法器电路，其中所述的2个输入为伽罗瓦域向量。
14.根据权利要求11的乘法器电路，其中所述的2个输入为GF(213)向量。
15.根据权利要求11的乘法器电路，其中所述的时钟工作在78MHz。
16.根据权利要求11的乘法器电路，其中所述的输入与OC-48或者OC-192数据相关。
17.根据权利要求11的乘法器电路，其中所述的乘法器电路遵守SDH标准ITU-T.G.707/Y.1322。
18.根据权利要求11的乘法器电路，其中所述的乘法器模块利用XOR/AND门以及锁存器来实现。
19.根据权利要求12的乘法器电路，其中所述的乘法器仅利用XOR/AND门以及锁存器中实现。
20.根据权利要求11的乘法器电路，其中所述的乘法器利用2个时钟周期来相乘所述的2个输入。
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