[发明专利]半导体存储器中高速读出操作的方法和装置

说明书

技术领域

本发明涉及到提高半导体存储器的速度。

背景技术

图1示出了诸如DRAM的半导体存储器的存储核心。存储核心(也称为存储块或存储块体)具有多个排列成矩阵的存储器单元MC。这些存储器单元MC被分别连接到沿图中水平方向布置的字线WL0、WL1、WL2、…以及沿图垂直方向布置的位线对BL0-/BL0、BL1-/BL1、…。位线对BL0-/BL0、BL1-/BL1、…被连接到各自的读出放大器SA。

在这种类型的半导体存储器的读出操作中，字线被选择来开启存储器单元MC的传送晶体管，使存储器单元MC的数据被读出到位线对。读出的数据被读出放大器SA放大，并被输出到外部。然后，位线对被预充电(被平衡)，从而完成读出操作。

例如，从图中粗方框所示的存储器单元MC读出的数据段，通过位线对BL1，/BL1被传输到读出放大器SA。亦即，位线对BL1，/BL1在这些存储器单元MC中被共享。在此例子中，连接到位线对BL1，/BL1的存储器单元MC从图中顶部开始保持“0数据”、“1数据”、“0数据”和“0数据”。

图2示出了上述DRAM的读出操作。当图1所示字线WL0被选择时，数据从连接到字线WL0的存储器单元MC被读出到位线BL1。这降低了位线BL1的电压(图2(a))。然后，读出放大器SA工作，以放大位线对BL1，/BL1中的电压差(图2(b))。在“0数据”读出之后，位线对BL1，/BL1被预充电，从而完成读出周期(图2(c))。

若在选择字线WL0的选择过程中字线WL1被选择，则数据从保持“1数据”的存储器单元MC被读出到位线BL1(图2(d))。此处，由于位线BL1的电压已经被放大到低电平，故在保持“1数据”的存储器单元MC中发生数据崩溃。若数据从连接到位线/BL1并保持“0数据”的存储器单元MC被读出，则在这些存储器单元MC中也发生数据崩溃(图2(e))。

如上所述，存储核心中的多个字线的同时激活引起数据崩溃。因此，已经不可能在短于周期间隔的时间内在连接到同一个位线的多个存储器单元MC上执行读出操作。换言之，单个存储核心上读出操作的请求间隔已经必须大于或等于读出周期(周期时间)。

上述问题是半导体存储器高速运行的一个障碍，阻碍了数据读出速率的改善。特别是，由于需要预充电时间且为了减小存储核心面积常常配备有更长的位线，故DRAM具有比SRAM等更长的周期时间。这样，上述问题就很严重。

发明内容

本发明的目的是提供一种能够高速运行以改善数据读出速率的半导体存储器。

根据本发明的一种情况，数据被存储在多个第一存储器块中，而用来产生存储在第一存储器块中的数据的再生数据被存储在第二存储器块中。在读出操作中，执行第一操作或第二操作来读出数据。在第一操作中，数据被直接从多个第一存储器块中的被选择的第一存储器块读出。在第二操作中，被选择的第一存储器块不工作，数据从存储在未被选择的第一存储器块中的数据以及存储在第二存储器块中的再生数据被再生。

于是，并行执行第一操作或第二操作，使得在第一存储器块被读出数据的情况下能够读出第一存储器块中的数据。因此，从存储器外部提出的读出操作请求，能够在短于第一存储器块执行单个读出操作所需的读出周期的间隔内被接收。结果，半导体能够高速运行，数据读出速率得到了改善。

例如，在写入操作中，数据被写入到多个第一存储器块中的一个被选择的第一存储器块。同时，用来再生存储在第一存储器块中的数据的再生数据，被写入到第二存储器块。

根据本发明的另一种情况，第一存储器块的奇偶校验位被存储在第二存储器块中作为再生数据。由于用来再生第一存储器块的各个存储器单元的再生数据能够被构造成单个位，故有可能将第二存储器块的存储容量减为最小。因此，第二存储器块的布局尺寸能够被缩小，半导体存储器的芯片尺寸得以减小。

根据本发明的另一种情况，半导体存储器包括多个存储器块组，各由多个第一存储器块中的预定数目(除了“1”以外)的第一存储器块以及多个第二存储器块中的任何一个组成。每个第一存储器块属于多个存储器块组。属于一个存储器块组的多个第一存储器块，不同时属于其它存储器块组。