[实用新型]实时频率自适应跳频控制器

权利要求书

1、一种实时频率自适应跳频控制器，其特征在于它主要由组织发送单元、接收解码单元、中央处理器CPU、图案发生器、参数保持单元、接口等部分组成，其中组织发送单元由发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器组成，发送移位寄存器和比特计数器的输入端分别连接发群路数据和发群路时钟，发送移位寄存器的并行输出连接到数据分路器的数据输入口，发送比特计数器的脉冲输出端连接到数据分路器的写信号输入口，发送比特计数器的并行输出与运算电路的并行输入端相连，数据分路器的并行数据输出端分别与发缓冲器的数据端和数据/信令合路器的数据输入端相连，数据分路器的控制输出端接控制信号合路器的一个输入端，发缓冲器的数据输出端和数据/信令合路器的另一数据输入端接中央处理器CPU的数据总线，数据/信令合路器的输出接发送先入先出存储器的并行数据输入端，控制信号合路器的另一输入端接外部控制信号，控制信号合路器的输出分别接发送先入先出存储器的写信号输入端和发送计数器的计数输入端，发送计数器的输出与运算电路的输入端相连；接收处理单元由接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器组成，接收移位寄存器和比特计数器的输入端分别接收再生数据和收再生时钟，接收移位寄存器的并行输出接数据/信令分路器的输入，接收比特计数器的脉冲输出端连到数据/信令分路器的写信号输入口，接收比特计数器的并行输出接延时电路的数据输入端，延时电路的输出端接数据/信令分路器控制输入端，数据/信令分路器的数据输出分别与信令解码池的数据端和数据合路器的一个数据输入端相连，数据/信令分路器的控制输出端分别与接收计数器和与门的输入相连，信令解码池的数据输出端和数据合路器的另一数据输入端接中央处理器CPU的数据总线，数据合路器的输出接接收先入先出存储器的并行数据输入端，与门的另一输入端接外部写控制信号，与门的输出与接收先入先出存储器的写信号输入端相连，接收计数器的输出接延时电路的一个脉冲输入端，延时电路的另一脉冲输入端接收同步启动信号；上述组织发送单元、接收解码单元中的发缓冲器、发送先入先出存储器、信令解码池、接收先入先出存储器共用系统的工作时钟，CPU的地址总线和数据总线分别连接到跳频图案发生器PRG和参数保持单元的各相应输入端。

2、按权利要求1所述的实时频率自适应跳频控制器，其特征在于所述组织发送单元和接收处理单元或采用分立的元件或分立集成电路组成，或采用超大规模的现场可编程器件FPGA构成，其内部连接结构与权利要求1中的连接相同，发送单元和接收处理单元的各组成电路与外部CPU、跳频图案发生器PRG、参数保持单元NVRAM及接口电路的连接通过可编程逻辑器件FPGA的对应输入输出端口相连，其连接结构亦与权利要求1中的连接相同。