[实用新型]支持信息信号式中断的芯片组以及控制器无效
申请号: | 01259679.5 | 申请日: | 2001-09-28 |
公开(公告)号: | CN2528080Y | 公开(公告)日: | 2002-12-25 |
发明(设计)人: | 赖瑾;彭盛昌;顾梦澄;蔡兆爵;陈珉宏;周辉麟 | 申请(专利权)人: | 威盛电子股份有限公司 |
主分类号: | G11C7/00 | 分类号: | G11C7/00 |
代理公司: | 北京集佳专利商标事务所 | 代理人: | 王学强 |
地址: | 台湾省台北县*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 支持 信息 信号 中断 芯片组 以及 控制器 | ||
技术领域
本实用新型是有关于一种外设连接(peripheral componentinterconnection,简称PCI)总线的兼容接口装置,特别是有关于一种PCI总线上与中断处理方法相兼容的硬件装置。
背景技术
目前个人计算机主板中以PCI总线作为连接外设适配卡主要的总线。在PCI总线上只有主控器(master)或是主桥接器(bridge)会发起数据交换(transaction),而发起读取或写入等交易的PCI兼容装置被称为起始器(initiator),其对应的交易对象就叫做目标装置(target),这些PCI兼容装置之间的数据传送主要由周期框(cycle frame,简称FRAME)信号、数据地址总线(address/data bus,简称AD)信号、命令/字节启动(command/byte enable,简称CBE[3:0])信号、起始器就绪(initiator ready,简称IRDY)信号、目标装置就绪(target ready,简称TRDY)信号、以及停止(stop,简称STOP)信号等接口控制信号所控制。
FRAME信号由起始器所送出,用以指示存取操作的开始与持续期间,FRAME信号送出时,表示通过PCI总线的数据交换开始进行,当FRAME信号维持在低准位则表示数据交换持续进行,此时,首先会在地址周期期间,于地址数据总线的AD信号送出有效地址(validaddress),同时会在CBE[3:0]线送出有效的总线命令(满足PCI规格),用以对目标装置指出起始器所要求的数据交换形态,其中CBE〔3:0〕线以4位编码成16种不同的总线命令,其在PCI规格中有详细定义。在有效地址后,地址数据总线AD便送出要传送的数据,此时期称为数据周期,同时于CBE〔0:3〕线送出编码后的总线命令,借此以传送数据。IRDY信号与TRDY信号两者配合使用,用以分别指示起始装置与目标装置已经备妥而可以进行数据传送。例如:在读取动作进行时,IRDY信号表示起始器准备好接收数据,而在进行写入操作时,TRDY信号表示目标装置准备好接收数据。至于STOP信号,目标装置用其来要求起始器停止目前的数据交换。当FRAME信号停止送出,就表示交易状态为最后一笔数据传送,或是已经完成数据传送。
除了上述数据交换时作为控制的接口控制信号外,PCI总线还定义了四个中断信号:INTA、INTB、INTC、以及INTD,当任意一个PCI总线上的外设需要驱动程序处理时,可通过这些中断信号来引起注意。但是,PCI总线上的外设当然不只一个,这时候中断信号就是有限的资源,于是共享中断信号变成无可避免,因为当中断发生时,中断服务程序必须检查外设的状态,以判别是哪一个外设发起中断,作为进一步将控制权交给正确的外设驱动程序之依据,因而也造成软件上的负担。
图1显示公知的一种应用在个人计算机主板上,PCI总线兼容系统的构架示意图,请参照图1。一般公知的个人计算机主板1包括有:控制芯片组100、动态随机存取存储器110、中央处理器120、PCI总线I 130、外设150等,其中控制芯片组100包括南桥(South Bridge)芯片102以及北桥(North Bridge)芯片104。许多公知的高级主板还包括有:PCI-PCI桥接器140、PCI总线II 160以及位于第二阶层的外设170等。
当任意一个外设150需要其中断服务程序处理时,会在PCI总线I130上,开始内存写入交易,希望将待处理数据通过控制芯片组100,写入动态随机存取存储器110,同时外设150并发出PCI总线上的四个中断信号之一,以引起系统的注意。此时,控制芯片组100必须在适当的时机,发出中断信号INTR至中央处理器120,以使中央处理器来处理待处理数据,而中央处理器120也必须在适当的时机来处理待处理数据。众所周知,由于效能上的考虑,PCI总线系统是一个允许多主控器的多任务系统,当控制芯片组100开始了内存写入交易,并不表示数据已经完整写入动态随机存取存储器110,待处理数据可能仍存在控制芯片组100中的缓冲器,尚未真正写入动态随机存取存储器110,而且控制芯片组100的缓冲器中可能存在有由不同外设所发出的复数笔数据。如果,中央处理器120在待处理数据尚未真正写入动态随机存取存储器110前,就开始了待处理数据的处理,显然地,将造成处理数据的错误,这是绝对不能发生的情形。
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