[发明专利]数字信号处理设备

说明书

本发明涉及执行多个操作的数字信号处理设备，该设备包括多个功能单元，其中每一个功能单元适合执行操作；和控制所述功能单元的控制装置。另外，本发明涉及在数字信号处理设备中处理数字信号的方法，该数字信号处理设备包括多个功能单元，其中每一个功能单元适合执行操作。

通常在数字信号处理器(DSP)中实现这种设备和方法。为了提高它们的性能，该数字信号处理器包含若干通常运行在小循环中的处理单元。存在二种常规的解决方案，即：设置(1)VLIW处理器，该处理器包括若干功能单元和一个中央控制，以及(2)带有协处理器的中央处理器，这些协处理器中的每一个自发进行固定功能。

EP 0 403 729 A2公开了一种数字信号处理设备，该设备包括二个或更多的与至少一个指令存储器相关的地址寄存器、数据存储器或系数存储器、和二个或更多的与计算块(computing block)相关的数据寄存器。这些二个或更多的寄存器在由计算块同时处理的不同作业之间被负载循环(duty circle)切换以便能够在作业的单芯片上进行有效处理，可以采用不同的处理速度处理这些作业，如适合高速或者低速处理的作业。

在美国加州，Los Alamitons 2000年出版的“第六届异步电路与系统高级研究讨论会的会议录”第176-186页的会议论文(“proceedings Sixth International Symposium on AdvancedResearch in Asynchronous Circuits and System(ASYNC200)”(Cat.No PR00586)，published  2000 in Los Alamitos，CA，USA)中，Brackenbury描述了一种用于低功率异步数字信号处理器的结构，该处理器准备用于GSM(数字蜂窝电话)芯片组的目标应用。该结构的关键部分是一个指令缓冲器，该缓冲器既可以提供预取指令的存储又可以进行硬件循环。这需要低的等待时间和合理快的循环时间，但是还必须适合低功率运行。在该论文中，提出了一种基于字片(word-slice)FIFO(先入先出)结构。这避免了与微线性流水线FIFO关联的输入等待和功率消耗，并且这种结构反应性容易地导致其本身所需的循环特性。该指令缓冲器的循环时间比微流水线FIFO大约慢三倍。但是，该指令缓冲器显示出：每次操作的能量为微流水线结构(低得多的能力)的能量的48％-62％之间。空FIFO的输入至输出的等待比微流水线设计低10倍。

US 5,655,090 A公开了一种外部控制的数字信号处理器，该数字信号处理器设有进行异步操作并且独立于系统环境的输入/输出FIFO。该系统结构包括：连接于第一FIFO缓冲器数据输出与第二FIFO缓冲器数据输出之间的数字信号处理装置、控制数字信号处理装置的控制装置，该装置对第一FIFO缓冲器和第二FIFO缓冲器中存有或者没有数据和所接收的来自控制信号源的控制信号起作用。数据的吞吐异步进行并且独立于系统环境，其包括以下步骤：在第一FIFO缓冲器的输入端接收数据、将该数据传送给数字信号处理器、对数据进行处理、然后将处理过的数据传送给第二FIFO缓冲器以备当数据接收机准备好接收数据时输出。

在5,515,329 A中，示出了一个存储器系统，该系统通过其中包含有数字信号处理器和附属的动态随机存取存储器显示出处理数据的能力。数字信号处理器提供在空闲时有效的数据处理而附属的动态随机存取存储器阵列提供附加的缓存能力。将输入和输出FIFO连接到数字信号处理器的数据和地址总线。利用串行通信链接通过主处理器将数字信号处理器控制连接到该数字信号处理器。

US 5,845,093 A公开了一种在集成电路上的数字信号处理器，该处理器采用多端口数据流结构，该结构的特征在于有四个端口即：一个获取端口、二个数据端口、和一个系数端口。所有四个端口均可以是双向的，从而可以通过DSP系统从相应端口读出和向相应端口写入数据。该结构允许一种数据流管理模式，其中数据通过获取端口或者任何数据端口之一输入处理器。当处理数据时，它可以在数据端口之间，或者数据端口与获取端口之间往复转换(ping pong)。在DSP算法结束时，可以通过获取端口或者数据端口提供输出数据以满足具体应用的需要。系数端口通常用于为DSP算法提供系数或旋转因子。将每一个数据端口附加到专用独立数据存储器。这为多通道算法提供了优化。