[发明专利]半导体集成电路器件

说明书

技术领域

本发明涉及一种半导体集成电路器件，特别涉及使用多层布线的高集成度半导体集成电路中，无需增加制造成本且适宜对存储单元阵列进行缺陷挽救的半导体集成电路器件。

背景技术

从来，在多层布线的缺陷挽救方面，作为对有该缺陷的地方进行编程的方式，大都采用用激光切断多晶硅的方法、或用激光切断布线的方法。这就是电气与电子工程师协会，固态电路会议技术论文摘要第418-419页(IEEE International Solid-state Circuits Conference，Digest of Technical Papers，p.p.418-419)的DRAM中所实施的例子如下。

把缺陷挽救办法引入半导体集成电路之际，为了降低成本，应考虑以下这些要素。

(1)不增加制造工序，

(2)减小芯片面积，

(3)缩小测试和挽救行程，

鉴于以上要素，上述现有技术的缺陷挽救方式，有以下所述的问题。

(1)用激光的切断方法，首先，半导体集成电路在晶片状态完成以后，用探针进行检查，而后，使用激光器的切断装置进行切断。对这种方式来说，除额外需要激光切断装置外，从探针检测直到用激光切断为止的一连串行程都要花时间。所以，挽救行程中也包括的测试行程就复杂化了，造成成本上升。

(2)为了用激光熔断多晶硅，首先需要除去多晶硅上的绝缘膜。但是对于采用多层布线的半导体集成电路，多晶硅上的绝缘膜越厚，随着加厚，除去绝缘膜变得越困难。特别是，用铜进行布线的时候，绝缘膜成了交互重叠氮化硅膜和氧化硅膜的构造，对于这种构造，除去多晶硅上绝缘膜尤为困难。并且，虽然象现有例一样，也能用激光切断铜布线本身，然而铜比铝的熔点高，用于切断的激光需要更大的能量。这就有大激光能量对切断部分的周围构造发生损伤的担心。

本发明想要解决的课题，在于解决上述多层布线中缺陷挽救电路的问题，在使用多层布线工艺或铜布线的这种集成电路方面，提供一种不会造成制造成本、芯片面积、测试成本增加的缺陷挽救电路。

发明内容

为了达成上述课题，本发明中利用以下的手段。

设法使其采用，具有：包括存储单元的存储单元阵列、存储单元阵列内存在有缺陷的缺陷存储单元时，用于置换缺陷存储单元的冗余存储单元、用于根据缺陷存储单元来存储挽救地址信息的非易失性存储器、根据存入非易失性存储器的挽救地址信息，转换并控制来自存储单元阵列的输出和来自冗余存储单元的输出之间的连接的挽救译码器；非易失性存储器具有沿半导体衬底主表面设置的第1导电类型的第1半导体区和第2导电类型的第2半导体区、和与第1和第2半导体区之间配置绝缘膜的浮置栅；通过对第1半导体区内配置的第2导电类型的源区和漏区及第2半导体区施加规定的电压，可以进行擦去或写入。

进而，设法构成使其在搭载它的半导体集成电路测试中，进行对非易失性存储器的挽救数据写入。

附图说明

图1(a)是装备本发明实施例的缺陷挽救电路的SRAM存储单元阵列的示意图；

图1(b)是装备缺陷挽救电路的芯片框图；

图1(c)是芯片剖面图；

图1(d)是快速存储器的电路图；

图2(a)是本发明第二实施例的框图；

图2(b)是测试流程图；

图3(a)是本发明快速存储器部分的电路图；

图3(b)是写入时和读出时的工作波形图；

图4(a)是本发明编程位的电路图；

图4(b)表示快速存储器单元部分的布局图；

图5(a)是7位并行排列编程位的示意图；

图5(b)表示控制电路中的一部分电路图；

图6表示各信号的波形图；

图7表示本发明半导体集成电路实施例的芯片图；

图8表示本发明半导体集成电路实施例的芯片图；

图9表示各信号的波形图；

图10(a)是本发明第二实施例的框图；

图10(b)是测试的流程图；

图11表示本发明另一实施例的框图；

图12(a)表示编程位与ECC电路框图的关系示意图；

图12(b)表示数据与奇偶校验位的对应表；

图12(c)表示根据图12(b)所示对应的错误校正电路图；

图13(a)是本发明编程位的电路图；

图13(b)是其工作时的输入信号波形图；

图14(a)是多个图13的编程位并行排列的示意图；

图14(b)表示控制电路中的一部分电路图；