[发明专利]微处理器

说明书

技术领域

本发明涉及具有指令予取功能的微处理器，特别是涉及这样的微处理器：使其能免除在存储予取指令的队列缓冲器中的转移指令执行时的刷新。

现有技术

作为微处理器的高速化的技巧，有指令的先取(予取)方式。在通常的顺序计算机中，顺序执行存储在连续地址中的指令群是根本。另一方面，在指令予取方式中，与前面的指令的执行和解读并行地进行预测将来要执行的数个指令之前的取出。

就是说，将事先由主存储器或高速缓存所予取出的指令存储到可高速访问的小容量的指令予取缓冲器(队列缓冲器)中，由此就能够真正削减由取指令时的内存访问所产生的执行的迟延。

在现有的技术中，一旦执行转移指令，则不论转移目的地地址如何都中止予取和后续指令的执行，刷新(清除)队列缓冲器，这样使到此时之前所存储的指令变为无效，要等到从转移目的地地址重新予取并将转移指令存储到队列缓冲器后，再度开始指令的执行。

这样，在现有技术中，由于在转移指令执行时要刷新队列缓冲器，所以予取的次数增加，造成流水线处理混乱，妨碍高速化。

于是，在特开平7-73034号公报中，将转移指令执行时的转移目的地地址和存在于队列缓冲器内的指令的相应地址范围进行比较，转移目的地地址处于相应地址范围内时，不刷新队列缓冲器而使用队列缓冲器内的指令，从而减少转移后的予取次数。

在此现有技术中，的确能减少转移后的予取次数，但是，由于是将转移指令作为通常的无条件转移指令来处理，所以，用于指令译码后的转移的地址生成处理变得复杂，因此存在电路也变得复杂且大规模化的问题。

本发明是针对上述问题而，目的是要获得这样的微处理器：使其在内部无须设置复杂的结构而能免除在无条件转移时的不必要的队列缓冲器的刷新。

发明内容

为达到上述目的本发明相关的微处理器，其特征在于：具有主存储器；队列缓冲器，存储从这个主存储器予取的指令；程序计数器，生成存储着主存储器上的下条要执行的指令的地址；指令译码器，解读从上述队列缓冲器输出的指令；队列控制器单元，采用上述程序计数器的输出进行对上述队列缓冲器的指令的输入输出控制，其中，上述指令译码器，一旦识别出从上述队列缓冲器输入的指令是所定的转移指令，则将由到这个转移指令所指定的转移目的地之前的指令为止作为相应转移指令的操作数来处理，将包含该操作数部分的相应转移指令的指令字长输出到上述程序计数器，并且在更新程序计数器的地址的同时，不进行上述队列缓冲器的刷新。

根据本发明，不是作为通常的转移指令而动作、而是将与通常的传送指令、运算指令等同样动作的新的转移指令(如BJMP)追加到微处理器。根据这个转移指令，队列缓冲器内的指令数成为可变的。即，在指令译码器中，一旦识别出从队列缓冲器输入的指令是预先设定的所定的转移指令，则将到这个转移指令(BJMP)所指定的转移目的地之前的指令为止作为相应转移指令(BJMP)的操作数处理，由此就使队列缓冲器内的指令数成为可变的。而后，将包含该操作数部分的相应转移指令的指令字长输出到程序计数器并更新程序计数器的地址。另外，指令译码器，在此转移指令(BJMP)时不进行队列缓冲器的刷新。

下面的发明相关的微处理器，其特征在于：在上述发明中，在上述转移目的地的指定中，使用标号。

根据本发明，将标号(Label)附加到转移指令(BJMP)的操作数部分，到标号(Label)所指定的转移目的地之前的指令为止作为相应转移指令(BJMP)的操作数处理。

下面的发明相关的微处理器，其特征在于：在上述发明中，在上述转移目的地的指定中，指定相应转移指令和转移目的地的相对地址。

根据本发明，将相对地址附加到转移指令(BJMP)的操作数部分，到相对地址所指定的转移目的地之前的指令为止作为相应转移指令(BJMP)的操作数处理。

下面的发明相关的微处理器，其特征在于：在上述发明中，上述队列控制器单元，为了保留从当前所执行的指令到预先设定的所定个数的相对地址数的之前的多个指令而进行上述队列缓冲器的输入输出控制，作为上述相对地址可以指定负的相对地址。

根据本发明，队列控制器单元，为了保留从当前所执行的指令到预先设定的所定个数的相对地址数的之前的多个指令而进行上述队列缓冲器的输入输出控制，由此在队列缓冲器中，至少保留有上述所定的个数的当前所执行的指令之前的地址中存储的指令。因此，如果将负的相对地址附加到转移指令的操作数部分，则能向负地址侧进行转移。