[发明专利]半导体存储器装置及信息处理系统

说明书

技术领域

本发明涉及半导体存储器装置和信息处理系统，更具体地说，涉及缩短半导体存储器装置和信息处理系统的操作时间时间的技术。

背景技术

半导体存储器装置和控制该存储器装置的控制装置彼此按位块交换数据，每块的位数是由例如OS(操作系统)之类应用软件确定的。

在作为一个数据块传送的位数较少这样的应用中，增大读/写数据量需要送入相应的大量命令。因此，能响应单一送入命令同时完成读操作和预加载(precharge)操作的自动预加载型DRAM(动态随机存取存储器)和不需要预加载操作的SRAM(静态RAM)等对这一目的是有用的。

下面将参考图15和16来解释这一点。

图15(A)、15(B)和15(C)显示不带自动预加载功能的DRAM的操作，就是说，是一个非自动预加载型DRAM，这里一次读出的数据位数是2。在非自动预加载型DRAM的情况中，如图15(B)中所示，为了执行预加载操作，在访问之后需要送入一个预加载命令(PRE1-PRE3)。在所示例子中，分别在第0、第2和第4基本时钟脉冲(图15(A)的前沿输入读命令(RD1-RD3)，分别在第1个、第3个和第5个时钟脉冲的前沿输入预加载命令(PRE1-PRE3)。作为输入读命令的因此，分别在第1、第3和第5时钟脉冲的前沿从数据输出端输出2位的数据块(Q11，Q12，Q21，Q22，Q31，Q32)，如图15(C)中所示。

图16(A)、16(B)和16(C)显示一个能自动进行预加载操作的自动预加载型DRAM的操作，这里一次读出的数据位数是2。如图中所示，在自动预加载型DRAM的情况中，不需送入预加载命令，所以能连续地输入读命令(RD1-RD3)，如从图16(B)中看到的那样。再有，由于能缩短命令间的时间间隔，从数据输出端输出的数据(Q11，Q12，Q21，Q22，Q31，Q32)之间的时间间隔便小于图15的情况，如从图16(C)中看到的那样。所以，与图15中所示情况相比，能在一个较短的时间周期内读出所有数据。

如前面解释的那样，当半导体存储器装置和它的控制装置之间交换的数据位数少时，能自动进行预加载操作的装置，例如自动预加载型DRAM，是很有用的，因为它保证有相对高的命令密度，并因此有较高的数据存取密度。

前面解释的是半导体存储器装置和它的控制装置之间交换的数据位数少的情况，在下文中将考虑数据位数多的情况。

图17(A)、17(B)和17(C)说明一个自动预加载型DRAM的操作，这里与控制装置交换的数据位数是8。在所示例子中，读命令RD1(图17(B))是在图17(A)中所示第0基本时钟脉冲的前沿输入的，因此，如图17(C)所示，从数据输出端输出读出的数据。

图18(A)、18(B)和18(C)说明一个自动预加载型DRAM的操作，这里与控制装置交换的数据位数是8，而一次读出的数据位数是2。

如图中所示，在把一次能从中读出2位的DRAM应用于一个与控制装置交换的数据位数为8的系统时，需要输入4个RD命令(RD1-RD4)。由于RD命令之间的时间间隔变短，于是产生了不方便之处，即在存取过程中其它装置不能存取该DRAM。

在未审查日本专利公开(KOKAI)2-94194号和7-192458中还提出了一些半导体存储器装置，其中在写操作时，同一数据被写入多个存储器存储体(bank)，而在读操作时，从不同的存储器存储体顺序读出数据，从而在读操作过程中缩短了随机存取时间。

图19显示这类半导体存储器装置中的一种时钟同步型装置的操作。该半导体存储器装置有4个存储体BANK0至BANK3用于保持相同的数据。图19以例说明在读周期之间插入一个写周期的情况。

读命令RD1至RD6是与时钟信号CLK(图19中的(a))同步地顺序提供的。响应读命令RD1至RD6，这4个存储器存储体BANK0至BANK3依次操作(图19中的(b))，于是按顺序输出读出的数据Q1至Q6(图19中的(c))。在所示例子中，存储器存储体BANK0至BANK3每个读操作时间是4个时钟周期，但由于存储器存储体BANK0至BANK3是并行操作，所以读周期对应于1个时钟周期。