[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及带有MIM(金属-绝缘体-金属)电容器的半导体器件及其制造方法。

背景技术

近年来，已可以提供形成有金属镶嵌构造的铜布线和MIM电容器的半导体器件。

图38展示采用以往技术的半导体器件的断面图。如图38所示，在低介电常数膜41以及高介电常数膜42内，形成例如由铜组成的通孔43以及布线44。而后，在高介电常数膜42以及布线44上形成铜扩散防止膜45，在该铜扩散防止膜45上有选择地形成电容器49。该电容器49，由下部电极46和介质膜47和上部电极48组成。而后，在电容器49以及铜扩散防止膜45上形成绝缘膜50，该绝缘膜的表面采用CMP(化学机械抛光)平坦化。

在这种以往的半导体器件中，希望在绝缘膜50中使用低介电常数膜，以降低布线间寄生电容量。

但是，因为低介电常数膜是粗膜，所以在用CMP平坦化低介电常数膜的表面时有可能产生裂纹。因而，在绝缘膜50中使用低介电常数膜，并且用CMP平坦化是非常困难的。因此，考虑在绝缘膜50中使用高介电常数膜，该膜即使进行CMP也难以产生裂纹。

但是，电容器49因为被有选择地形成在铜扩散防止膜45上，所以会在形成有电容器49的区域和未形成电容器的区域上产生相当于电容器49的厚度高差。因而，为了不形成此电容器49的高差，必须用绝缘膜50填充铜扩散膜45上没有形成电容器49的区域。即，如上所述，用高介电常数膜充填电容器49的周围。因此，如果要用高介电常数的绝缘膜50消除电容器49的高差，则会产生布线间的寄生电容增加的问题。

如上所述，在以往的半导体器件中，用CMP平坦化电容器49上的绝缘膜50的表面是非常困难的。

发明内容

采用本发明第1项的半导体器件包含：第1绝缘膜，带有开口部分；电容器，被有选择地形成在上述开口部分内；第2绝缘膜，至少被形成在上述开口部分内；第3绝缘膜，被形成在上述第2绝缘膜上。

采用本发明第2项的半导体器件的制造方法包含以下工序：形成第1绝缘膜；有选择地除去上述第1绝缘膜，形成开口部分；被有选择地形成在上述开口部分内；至少在上述开口部分内形成第2绝缘膜；在上述第2绝缘膜上形成第3绝缘膜。

附图说明

图1、图2、图3、图4、图5、图6、图7、图8、图9是展示本发明的实施方案1的半导体器件各制造工序的断面图。

图10是展示本发明的实施方案1的半导体器件的平面图。

图11、图12、图13是展示本发明的第1实施方案的另一半导体器件的各制造工序的断面图。

图14、图15、图16、图17、图18、图19、图20、图21、图22是展示本发明的实施方案2的半导体器件各制造工序的断面图。

图23、图24、图25是展示本发明的实施方案2的另一半导体器件各制造工序的断面图。

图26、图27、图28、图29、图30、图31、图32、图33是展示涉及本发明的实施方案3的半导体器件的制造工序的断面图。

图34、图35、图36、图37是展示本发明实施方案3的另一半导体器件各制造工序的断面图。

图38是展示以往技术的半导体器件的断面图。

具体实施方式

以下，参照附图说明本发明的实施方案。在说明时，在全部图中对于共同的部分标注相同的参照符号。

此外，在本发明的实施方案中，所谓低介电常数膜，是指介电常数在4.0以下的膜，所谓高介电常数膜，是指介电常数比该低介电常数膜的介电常数高的膜。

(实施方案1)

在实施方案1中，在由低介电常数膜组成的绝缘膜内形成有开口，在该开口部分内形成有MIM电容器。

图1～图9示出了本发明实施方案1的半导体器件制造工序的断面图。下面对实施方案1的半导体器件的制造方法加以说明。

首先，如图1所示，在低介电常数膜11上形成介电常数比该低介电常数膜11高的高介电常数膜12。其后，通过金属镶嵌工序，在低介电常数膜11以及高介电常数膜12内，形成例如由铜组成的通孔13以及第1布线14。接着，通过溅射，在第1布线14以及高介电常数膜12上，形成例如由SiN膜组成的铜扩散防止膜15，在该铜扩散防止膜15上形成低介电常数的绝缘膜16。在此，绝缘膜16的厚度例如是270nm。

以下，如图2所示，在绝缘膜16上涂布抗蚀剂膜17，该抗蚀剂膜17通过光刻形成图案。把形成有该光刻图案的抗蚀剂膜17作为掩模，用RIE(反应性离子蚀刻)使绝缘膜16形成图案，从而形成开口部分18。其后，除去抗蚀剂膜17。