[发明专利]半导体存储部件

说明书

技术领域

本发明涉及内部电路和外部时钟同步操作的高速半导体存储部件(或装置)。

本发明尤其针对在外部时钟的一个周期中产生两个或多个数据的半导体存储部件，以降低提供外部时钟所产生的功率消耗。

背景技术

随着现在向高速CPU(中央处理器)发展的趋势，在像SDRAM(同步动态RAM)这样的存储器中使用的时钟速率变得更高，并且时钟周期相关延时也变得更长。目前这种状态影响电路操作。

结果，人们经常习惯于借助PLL产生包括输入缓冲器和输出缓冲器延时控制的相位控制来避免相对于外部时钟的延时，并相对于输入的外部时钟来调整内部时钟的相位。

为提高存储器中读、写数据的速率，人们已经设想出一种称作双数据速率(DDR)的处理方法，其包括根据时钟周期的上升沿和下降沿传送数据，且所达到的传输速率基本上两倍于时钟周期。

然而，当使用图1所示的现有PLL电路产生DDR的输出时钟时，要求许多时钟周期先消除外部时钟信号和输出时钟之间的相位差，则由于高速时钟的原因使功率消耗变大。

尤其是，相位比较器60通过使用除法电路67把由AMP40放大的VCO62输出的信号变为内部时钟信号Cki、经延时电路68延时后的信号和由经过终端100从输入电路10输入的外部时钟信号CKo进行比较，发出或产生一个相位误差信号Δck。

电压控制振荡器62产生具有和经低通滤波器61输入的相位误差信号Δck相对应的频率的内部时钟信号Cki，并给内部电路50提供同样的信号。

除法电路67中的频率相当于输入频率的一半，由于采用了这种结构的除法电路，电压振荡器62产生的内部时钟信号Cki的频率是外部时钟Cko的两倍。

通过将PLL电路和除法电路组合，能获得相位差是180°的双速率的内部时钟信号Cki。但是，在消除输出时钟Cki和外部时钟Cko之间的相位差之前，PLL要求输入许多外部时钟Cko，并且引起时钟周期数量的增加，从而导致功耗增加。

为解决这样的麻烦，开发出一种作为改进的PLL电路的延时电路链，其使用SMD(同步镜相延时)电路和BDD(双向延时)，在较高的速率下使能以较少时钟数量进行精确的位置调整，并达到低功耗的要求，如No.8-237091和No.11-066854日本未决专利申请公报中所公开的那样。

在BDD电路和SMD电路中，由制造过程中不稳定引起的发送时间的误差而出现的延时部分，在前相周期和后项周期中被抵消。即使周期时间改变时，这些包括输入和输出缓冲器的复制电路(或仿真电路)组成的延时电路链的定时也没有发散，这个延时电路满足仅有两个周期消除相位差。

但是，在上述现有技术中，在能使输出数据的相位要克服和外部时钟相关的较高的速率的同时，由于CAS等待时间强加的制约，在有效功率下降期间，SMD电路和BDD电路不执行停止控制。

值得注意的是，这里所使用的术语“有效功率下降”指的状态是，在激活由地址选择的存储单元低位地址的有效命令输入后，中止给包括SMD电路或BDD电路的外部延时电路链提供内部时钟，使时钟使能信号进入失效状态。

图2说明了现在的包括BDD电路的导体存储部件中的BDD信号产生电路(延时电路链)。

在这个BDD信号产生电路中，通过控制BDD选择电路11和12，根据DDR方法使延时线路17、18、19和20分别产生具有90°至输出时钟信号(即用于数据输出的外部时钟信号)两个周期的相位移的相位A、相位B、相位C、相位D的BDD信号(输出时钟)。

当为节省功率停止操作时，现在的BDD信号产生电路具有这样的配置：停止CLK第一级电路1和CLKB第一级电路2，中止给后续电路提供外部时钟。

为节省功率的目的，在有效功率下降期间，当时钟第一级使能信号开始进入失效时，CLK第一级电路1和2停止工作，需要两个外部时钟周期产生BDD信号。因此，在返回有效状态时，不可能产生对应于读取命令(READ)的CAS等待时间值(尤其是2.0或1.5倍的CAS等待时间)的BDD信号。

因此，从图3中说明的现有方法的时序图中可以了解到，即使是在有效功率下降期间，分别提供到CLK第一级电路1和CLKB第一级电路2的时钟第一级使能信号不处于失效状态，而是处于使能状态(负逻辑)。

如上所述，在有效功率下降期间，现有的BDD信号产生电路即使以高速时钟工作也存在这样的问题，即尽管处于功率下降状态仍存在额外功率消耗的问题。

发明内容