[发明专利]非易失性半导体存储装置

说明书

[发明所属技术领域]

本发明涉及一种非易失性半导体存储装置，它是由具有通过1个字选通、通过2个控制选通控制的2个非易失性存储元件的存储单元构成的。

[背景技术]

作为非易失性半导体装置，我们知道：沟道和栅极之间的栅极绝缘层，是由氧化硅薄膜、氮化硅薄膜以及氧化硅薄膜的层叠结构构成，以及在氮化硅薄膜上捕获电荷的MONOS(Metal-Oxide-Niride-Oxide-Semiconductor或者衬底)类型。

这种MONOS型非易失性半导体存储装置，已经在文献(Y.Hayashi等人撰写的，在2000 Symposium on VLSI Technology Degest of Technical Papers，第122-123页)中公开。在该文献中，公开了一种双MONOS快闪存储单元，它具有1个字选通以及通过2个控制选通进行控制的2个非易失性存储元件(MONOS存储单元)。即，1个快闪存储单元，有2个电荷捕获位置(trap site)。

使具有这种结构的若干双MONOS快闪存储单元，分别在行方向以及列方向上有若干排列，从而构成了存储单元阵列区。

[发明所要解决的课题]

在驱动这种双MONOS快闪存储单元时，需要2条位线、1条字线以及两条控制选通线。但是，在驱动大多数存储单元时，将不同的控制选通设定为同一电平的情况下，可以将这些线连接在一起。

这里，在快闪存储器工作时，会有数据的消除、编辑以及读取。数据的编辑以及读取，通常，在8比特或16比特的所选单元内同时执行，数据的消除可以在更广的范围内同时进行。

这里，在这种非易失性存储器中，存在数据干扰的问题。所谓数据的干扰，是指在向所选单元的控制选通线以及位线上施加高电位，从而执行编辑或消除操作时，通过公共配线，对非所选扇区内的单元也施加高电压，从而，每当执行编辑或消除时，就反复出现这种状态，在这种情况下执行编辑或消除，使得非所选单元的数据受到干扰。

为防止出现这种情况，设计了选择选通电路，它能仅对所选扇区的单元施加高电压，而对非所选扇区的单元不施加高电压。

但是，采取了这种电路后，占用了用于选择选通电路的面积，妨碍了存储单元的高集成化。而且，在选择选通上产生了电压下降时，由于在编辑或消除时要为所选扇区的单元提供高电位，因而有必要对电压下降的部分进行补偿。结果，妨碍了低电压驱动，特别不适合象便携式装置这样的追求低耗电量的装置。

因此，本发明提供了这样一种非易失性半导体存储装置，它既避免了所选单元中执行编辑或消除时，对非所选扇区的单元中的数据进行干扰，同时不需要选择选通电路，从而能实现高集成化。

本发明的另一个目的是提供一种非易失性半导体装置，由于不需要选择选通电路，所以避免了电压下降，从而能降低耗电量。[用于解决问题的手段]

有关本发明的一种形式的非易失性半导体存储装置，具有存储单元阵列区域；该存储单元阵列区域使包含1个字选通、由2个控制选通而被控制的2个非易失性存储元件分别排列在相交差的行以及列方向上。非易失性半导体存储装置，还具有控制选通驱动部，用于驱动存储单元阵列区内的若干存储单元中每一个存储单元的第1、第2控制选通。

存储单元阵列区，具有在行方向上被分割开的若干扇区。该若干扇区中的每一个，都具有在沿着列方向的若干各列中分别配置的若干存储单元。

控制选通驱动部，具有分别与若干扇区中每一个扇区相对应的若干控制选通驱动器。因此，这若干控制选通驱动器中的每一个，都可以与另一个扇区无关地、对相应的一个扇区内的第1、第2控制选通的电压进行设定。

通过这种结构，当某1个扇区内的所选单元正在执行编辑时，通过相应的控制选通驱动器仅将该扇区内的存储单元(所选单元以及非所选单元)的控制选通电压作为执行编辑或消除电压。而在其它扇区中，由于可以通过与其相应的控制选通驱动器，可以将其设定为编辑或消除之外的其它电压，因而不能对非所选扇区中的单元内的数据进行干扰。而且，在这种情况下，由于能够实现不使用选择选通电路，因而能实现存储单元的高集成化。另外，由于没有在选择选通电路上产生的电压下降，因而可能实现低电压驱动，特别是作为便携式装置的存储器，能得到有效利用。

依据本发明的一种形式，在执行数据消除时，选取若干控制选通驱动器中的一个，从而，能够向该1个扇区内的所有第1、第2控制选通，提供第1消除用高电压。因而，能在若干扇区内的每一个扇区中，能够将所有的数据消除。