[发明专利]一种具有高抗张强度阻障层的形成方法

说明书

技术领域

本发明系关于一种半导体制程中所使用之金属内连线(interconnect)方法，尤指一种具有高抗张强度(tensile strength)之阻障层(barrierlayer)形成方法，用以改善双镶嵌铜内连线的可靠度(reliability)。

背景技术

铜双镶嵌(dual damascene)技术搭配低介电常数材料所构成的金属间介电层(inter metal dielectric，IMD)是目前最受欢迎的金属内连线制程组合，尤其针对高积集度、高速(high-speed)逻辑集成电路晶片制造以及0.18微米以下的深次微米(deep sub-micro)半导体制程。这是由于铜具有低电阻值(比铝低30％)以及抗电致迁(electromigration resistance)的特性，而低介电常数材料则可帮助降低金属导线之间的RC延迟(RC delay)效应。因此，铜金属双镶嵌内连线技术在集成电路制程中显得日益重要，而且势必将成为下一世代半导体制程的标准内连线技术。

请参阅图1，图1为一半导体晶片10的部份剖面示意图，显示一典型的双镶嵌结构11。如图1所示，双镶嵌结构11系形成于一介电层20中，其包括有一下部接触窗(via)结构22以及一上部沟渠结构23。一第一层导线(metal-1)14形成于一介电层12中以及一上层铜导线24填入于上部沟渠结构23中。上层铜导线24以及第一层导线14可藉由一接触插塞(viaplug)22a穿过介电层12以及介电层20之间保护层18互相连结。

为了防止填入双镶嵌结构11中的铜金属扩散至邻近的介电层20中，因此习知方法需于双镶嵌结构11表面先形成一阻障(barrier)层25。一般，阻障层25至少需具备有下列条件：(1)良好的扩散阻绝特性；(2)对于铜金属以及介电层有良好的附著力；(3)电阻值不能过高(＜1000μΩ-cm)；(4)良好的阶梯覆盖能力。常用的阻障层材料包括有钛、氮化钛(TiN)、氮化钽(TaN)、以及氮化钨(WN)等等。

然而，习知的双镶嵌铜制程往往会观察到有接触窗断路(via open)的失效现象发生。接触窗打开现象主要是由于铜金属经由阻障层25中的裂缝流失扩散至介电层20中，进而导致上层铜导线24以及第一层导线14之间无法导通，构成元件或电路失效。这种现象在当介电层20采用热膨胀系数(thermal expansion coefficient)较高的低介电常数材料时，例如SiLK^TM或多孔结构介电层，便显得特别严重。以SiLK^TM作为介电层20以及氮化钽(TaN)作为阻障层25的铜金属双镶嵌铜制程为例，由于SiLK^TM、铜金属以及氮化钽(TaN)的热膨胀系数分别为60ppm/℃、17ppm/℃以及3ppm/℃，因此当完成金属化的半导体晶片10再次经历热制程之后，SiLK^TM介电层20所产生的热应力会导致热膨胀系数较低的氮化钽阻障层25破裂(cracking)，进而造成接触窗失效(via open failure)。

发明内容

因此，本发明之主要目的在于提供一种双镶嵌制程方法，以解决上述问题。

本发明之另一目的在于提供一种具有高抗张强度之阻障层形成方法，用以改善铜双镶嵌内连线制程的可靠度。

本发明首先提供一半导体晶片，其包含有一具有一双镶嵌结构之SiLK^TM低介电常数材料层。该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口，其中该接触窗开口通达一下层金属导线。接着于该双镶嵌结构表面以及该SiLK^TM低介电常数材料层上形成一阻障层。该阻障层系在温度约为300至400℃，利用物理气相沉积(physical vapor deposition，PVD)形成。随后，将该半导体晶片冷却至室温。其中该低介电常数材料层具有一第一热膨胀系数，该阻障层具有一第二热膨胀系数，且该第二热膨胀系数小于该第一热膨胀系数。在某些实施例中，该第一热膨胀系数大于50ppm/℃，该第二热膨胀系数小于10ppm/℃。