[发明专利]非易失性半导体存储装置

权利要求书

1.一种非易失性半导体存储装置，其特征是

具有将包括由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域，

设置与多个存储单元的各群分别连接的沿所述第1方向延伸的多个比特线，

在所述多个比特线的每一个的两侧设置连接在所述第2方向上相邻的2个存储单元上的第1控制门以及第2控制门，

设置在所述多个比特线的每一个两侧上的第1以及第2控制门具有端部之间分别连接的2个连接部，

所述多个比特线的每一个具有一方端部在第1方向上从在所述第2方向相邻的比特线的端部向外侧凸出的凸出部，

所述凸出部具有比所述多个存储单元的各群所设置的区域中的比特线的幅度要宽的幅度区域。

2.根据权利要求1所述的非易失性半导体存储装置，其特征是偶数编号的所述比特线，其一方端部比奇数编号的所述比特线的端部在第1方向上向外侧凸出，

奇数编号的所述比特线，其另一方端部比偶数编号的所述比特线的端部在第1方向上向外侧凸出。

3.根据权利要求1所述的非易失性半导体存储装置，其特征是所述存储单元阵列区域具有在所述第1方向所分割的各区域内分别包括多个存储单元群的多个块区域，

在所述多个块区域的每一个中设置与所述多个存储单元群分别连接的在所述第1方向延伸的多个子比特线，

设置有横跨所述多个块区域分别在所述第1方向延伸形成的、所述多个块区域内的所述多个子比特线的每一个都共同连接的多个主比特线，

在所述多个子比特线的每一个的两侧设置所述第1控制门以及第2控制门，

设置在所述多个子比特线的每一个两侧上的第1以及第2控制门具有端部之间分别连接的2个连接部，

所述多个子比特线的每一个具有一方端部在第1方向上从在所述第2方向相邻的子比特线的端部向外侧凸出的凸出部，

所述凸出部具有比所述多个存储单元群所设置的区域中的所述子比特线的幅度要宽的幅度区域。

4.根据权利要求3所述的非易失性半导体存储装置，其特征是偶数编号的所述子比特线，其一方端部比奇数编号的所述子比特线的端部在第1方向上向外侧凸出，

奇数编号的所述子比特线，其另一方端部比偶数编号的所述子比特线的端部在第1方向上向外侧凸出。

5.根据权利要求3和4所述的非易失性半导体存储装置，其特征是作为所述多个子比特线，配置在所述第1方向上相邻的2个所述块区域内的一方作为第1子比特线，另一方作为第2子比特线时，与同一所述主比特线连接的所述第1以及所述第2子比特线的凸出部相互对向设置。