[其他]产生与被驱动体角位移有关的脉冲串的脉冲发生器

说明书

一脉冲发生器含一将机械运动转为调相信号的转换器，一提供激励信号以载调相信号至转换器的激励信号发生器，一时钟脉冲发生器，一对转换器调相信号进行波形整形的整形电路，一接收表时间间隔时钟脉冲的计数器，它表示处于逻辑高或低位的整形电路输出长于还是短于激励信号周期，一计数脉冲发生器，一整形电路输出为连续逻辑高或低时允许计数脉冲进入冲数器直至其对应时间间隔的计数内容被预置时止的门电路，一发出计数器计数的计数脉冲作为系列脉冲的输出门电路。

本发明涉及一种脉冲发生器，具体的说，是涉及一种脉冲发生器电路，该电路利用一分相器产生一系列的由角位移确定的脉冲。

利用一组分相器来产生一系列脉冲的常用脉冲发生器按下列方式工作：用一分频计数器从时钟脉冲产生一正弦或矩形波激励电压信号;把激励电压信号提供给分相器的初级绕组;用一计数器来计录参考信号和分相器的次级绕组产生的输出之间的相位差;在一定时间从计数器发出输出信号。

附图中的图1和图2分别以框图的形式和脉冲发生器电路的信号的波形来说明现有技术脉冲发生器电路。如图1所示，一个被加到分相器的初级绕组的输入信号Sinωt和由分相器的次级绕组产生的一相位调制输出信号Sin（ωt+θ）被加到比较器21，该比较器产生一相位差信号PH。相位差信号PH和参考时钟脉冲CP被送到一“与”门22，该“与”门产生一输出CPH给计数器23，以对被送来的脉冲进行计数。计数器23的计数值由自锁电路24锁住，该自锁电路将并行信号传输到一并-串转换器电路25，以把该并行信号转换成一系列的串行脉冲输出。

图2所示为加给分相器初级绕组的输入信号的波形、分相器的次级绕组产生的输出信号的波形、和比较器21的输出的波形、以及“与”门22的输出的波形的图。更准确地说，图2（A）说明了加到分相器初级绕组的激励信号Sinωt与分相器的次级绕组产生的相位调制信号Sin（ωt+θ）之间的相位差。图2（B）所示是从比较器21输出的信号PH，即由该相位差确定的矩形波信号。图2（C）所示的是在矩形波信号PH的高电平期间产生的参考时钟脉冲。根据图1和图2所示的一般通常的装置，产生的角位移θ是绝对角位移。因此，如果时钟脉冲的频率提高，则自锁电路24的输出行的数量也将增加，结果导致一复杂的电路装置。从并行输出到串行输出的转换，要求通过特殊的处理电路或转换器电路来实现。由于并-串转换器电路的转换速度是有限的，那么如果要实现较高速度工作，则构成脉冲发生器电路的代价是相当高的。

本发明的一般目的是提供一种脉冲发生器电路，该电路能将一分相器的输出信号直接转换成一脉冲序列，而不需要特殊的处理电路，该电路可以廉价的制造，还可以直接地连接到为和脉冲发生器一起使用而设计的装置上，如数字控制装置上。

根据本发明提供的脉冲发生器包括一驱动部分;一与驱动部分耦合的转换器，用来将其机械运动转换成相位调制信号;一激励信号产生装置，用来向转换器提供一激励信号作为相位调制信号的载波，一时钟脉冲发生器装置，用来产生一系列时钟脉冲;一波形整形装置，用来对转换器产生的相位调制信号的波形进行整形;一计数装置，用来接收时钟脉冲以形成一代表时间间隔的计数内容，通过这个时间间隔的计数，波形整形装置输出为高逻辑状态或低逻辑状态的时间长于或短于激励信号的相应周期;一计数脉冲发生器装置，用来产生计数脉冲;一门电路装置，该门装置允许计数脉冲进入计数器装置，一直到在波形整形装置的输出处于它的随后的逻辑状态时具有与时间间隔相对应的计数内容的计数器装置被初始化，则该门装置不允许计数脉冲进入计数器装置;一输出门装置，用来允许由计数器计数的计数脉冲作为一系列串行脉冲输出。

本发明的上述目的和其他目的、特点及优点，将从下面结合附图的说明中变得更加清楚，附图中通过所示的例子给出了本发明的一最佳实施例。

图1是一般电路装置的方框图，该装置用来把一相位调制信号变换为一系连串行脉冲;

图2是图1所示的电路装置中信号的波形图;

图3是根据本发明的脉冲发生器电路的方框图;

图4A是详细示出图3脉冲发生器电路的门电路的方框图;

图4B是图4A所示的门电路输出的逻辑说明表;