[发明专利]低栅极感生的漏极泄漏的金属氧化物半导体场效应晶体管结构及其制备方法

说明书

技术领域

本发明一般地涉及低栅极感生的漏极泄漏(Gate-Induced Drain Leakage，GIDL)电流的金属氧化物半导体场效应晶体管(MOSFET)器件结构及其制备方法。

背景技术

随着器件几何尺寸收缩，由于栅极感生的漏极泄漏(GIDL)电流所导致的可靠性问题迫使器件在低于所期望的最佳器件性能的电压下工作。

当器件偏置而使得在NMOSFET中的漏极电势比栅极电势更正向(大于+1V)时，或使得在PMOSFET中的栅极电势比漏极电势更正向(大于+1V)时，沿着栅极导体与漏极扩散区相重叠的区域在场效应管的表面漏极耗尽区中产生了电子-空穴对导致了GIDL电流。

发明内容

本发明提供了一种低GIDL电流的MOSFET器件结构以及一种制备低GIDL电流MOSFET器件的方法，该器件提供了相对传统MOSFET器件减少的低GIDL电流。该MOSFET器件结构包含其边缘可与源极/漏极扩散区略微重叠的中部栅极导体，以及通过薄的绝缘和扩散阻挡层从中部栅极导体分开的侧翼栅极导体。

对于NMOSFET器件，侧翼栅极导体优选地由N+多晶硅形成，而对于PMOSFET器件，侧翼栅极导体优选地由P+多晶硅形成。如果所期望的是高Vt(阈值电压)NMOSFET(如在DRAM应用中)，那么中部栅极导体区域可以是P+多晶硅，或者如果需要低Vt NMOSFET来增强性能(PFET可以使用互补掺杂)，那么可以是N+多晶硅。侧翼栅极导体和中部栅极导体可以通过重叠金属侧壁导电层而搭接在一起。此外，在中部栅极导体之下和侧翼栅极导体之下的栅极绝缘体的厚度是可以独立确定的。这允许在侧翼栅极导体之下的栅极绝缘体的厚度优选地比在中部栅极导体之下的栅极绝缘体的厚度要大。

附图说明

参考下面结合附图对本发明一些实施例的详细说明，本领域的技术人员可以更容易地理解本发明的低GIDL MOSFET及其制备方法的上述目的和优点，在附图中相同的元件由相同的标记指代，在附图中：

图1-9图示了根据本发明的教导的制备低GIDL MOSFET的方法。

图1图示了在MOSFET栅极电极多晶硅沉积已经通过标准光刻和RIE工艺构图之后的器件。

图2图示了在用比如HDP的各向异性介质沉积来形成水平表面上的偏移膜之后的器件。

图3图示了在沉积了导电扩散阻挡层(即，WN、TiN)和沿着PC的侧壁形成比如CVD W/WN分隔物的金属分隔物之后的器件。

图4图示了在剥离偏移膜HDP电介质来形成悬挂分隔物之后的器件。

图5图示了在相对W金属分隔物选择性地氧化多晶硅和硅衬底之后的器件。

图6图示了在沉积薄的LPCVD多晶硅来填充由W分隔物之下的底切(undercut)区域所形成的块(divot)之后的器件。

图7示出了在薄LPCVD硅通过各向同性蚀刻(类似带蚀刻(strap etch))从场区域去除而在侧壁块上留下了薄LPCVD硅之后的器件。

图8示出了在S/D延伸/晕圈(halo)和分隔物通过比如离子注入的传统工艺形成之后的器件。

图9示出了在硅化物通过传统工艺形成之后的器件。

具体实施方式

图1-9图示了根据本发明的教导的制备低GIDL MOSFET(金属氧化物半导体场效应晶体管)的方法。

图1图示了在MOSFET基本/主要中部栅极电极多晶硅沉积10已经通过在栅极氧化物介电绝缘体14所覆盖的衬底12上方进行标准光刻和RIE(反应离子蚀刻)工艺而构图之后的器件。

在蚀刻之前，可以选择性地掺杂栅极多晶体(poly crystal，PC)多晶硅。在所图示的实施例中，栅极10掺杂了P型杂质以得到高Vt(阈值电压)表面沟道NFET或低Vt掩埋沟道NFET。

图2图示了在各向异性介质沉积20被用来形成水平表面上的比如二氧化硅的偏移膜之后的器件，各向异性介质沉积20比如是高密度等离子体(HDP)，优选为氧化物。

图3图示了在沉积导电扩散阻挡层30(即，W/WN(钨/氮化钨)、TiN，以防止侧壁的金属和栅极多晶硅之间反应)并使用化学气相沉积(CVD)和各向异性RIE沿着PC的侧壁形成比如CVD钨/氮化钨分隔物的金属分隔物32之后的器件。

金属侧壁分隔物防止在栅极电极多晶硅和随后形成的侧壁块(sidewalldivot)多晶硅栅极延伸70之间形成整流结。

图4图示了剥离偏移膜HDP电介质20来在底切区40上形成悬挂分隔物32之后的器件。