[发明专利]时钟树调谐填补单元和填补单元调谐方法

说明书

本申请书主张2003年2月25日提交的美国临时专利申请第 60/450,076号以及2003年4月24日提交的美国临时专利申请第 60/465,089号的权益的权益。

技术领域

本发明涉及诸如可以用于集成电路设计的时钟树调谐方法和工 具。

背景技术

在诸如图1所示的在芯片10上的数字电路的物理实施例中，需 要提供一个网络12，用于向遍布于整个电路的时钟控制的部件(例如 寄存器、触发器、锁存器和其它逻辑器件)或者时钟控制的部件组14 分配时钟信号的副本。执行这种功能的网络被称为时钟分配网或时钟 树。它之所以被称为树是因为它的结构具有多层分支的分层特性。

在具有许多元件的大规模电路中，时钟树的设计可能是整个电路 设计过程中的十分具有挑战性的部分。例如，在具有700,000个可布 置的元件的芯片中，那些元件的10％(即，70,000个元件)可能需 要时钟信号的副本。如何把时钟信号送给这么多的元件本身就是一个 挑战。而且，随着器件尺寸的缩小，随着集成电路芯片面积和部件数 目的增加，所分配的时钟信号的质量已经成为限制电路性能的主要因 素之一。

在设计时钟分配网络过程中的一个挑战是部分由于部件和互连 寄生电容和电阻，使得经网络分配的时钟信号经受不同的延时。因此， 被定位于所述电路的一个区域中的一组时钟控制的部件可能收到时 钟信号晚于电路中的别处的其它时钟控制的部件。时钟信号到达各部 件的这些时间差异被称为时钟定时偏差。如果时钟定时偏差过大，则 所述偏差可以使电路工作于不良状态或者完全不工作。因此，许多设 计过程的目标就是把这些定时偏差减小到零，或者，更实际地说，减 小到某个指定的最小目标值以下。

在大规模专用集成电路(ASIC，Application Specific Integrated Circuit)的制造工艺中，时钟树的生成已经成为一个主要的瓶颈。在 当前的实践中，工程师使用时钟树合成设计工具来初步设计时钟树。 在这个阶段中，用缓冲器和大的反相器来初步执行时钟树合成。在完 成初步设计之后，设计者通常借助于定时分析工具来测量所述树上的 各位置中处于“最坏情况”的角落的偏差。不变的是，在时钟树的某些 数目的分支上，所述偏差是不能令人满意的，并且定时分析工具识别 出这些分支。通常接着进行在其中实施对布局、缓冲器、扇出等进行 各种“调节”或者调整的冗长和乏味的反复处理，并且再次测量结果偏 差。在使处于最坏情况的角落处的偏差变为满意之后，必须检查位于 “最佳情况”处的偏差，并且通常会接着进行进一步的反复。这种过程 必须一次又一次地频繁重复，最后变为乏味和令人恼怒的。在时钟树 设计过程中可能会到达这样一点，在该点时钟树必须被去除，并且设 计努力必须重新开始，这种情况并不罕见。

在设计过程中，一个频繁使用的选项就是在进行布线之前测量所 谓的布线前定时。如果进行这一步，则经常进行定时调整以减小任何 过分的定时偏差。正如布线后的定时调整过程需要反复进行那样，布 线前的定时调整过程也是如此。类似地，这个阶段也消耗大量的时间。

随着电路变得更大和更复杂，设计时钟分配网络所需的时间已经 显著地增加。确实，上述的时钟树跟踪和错误过程可能使所述项目增 加一个月或以上，甚至最后结果有时仍然是次最佳的，从而使芯片性 能必须降级。

发明内容

上述实施例有助于在大规模集成电路的物理设计阶段，使用通过 最小的试验和出错来实现的部件和步骤来调谐时钟树，以便获得十分 小的偏差或者预定的偏差。虽然芯片与芯片之间在工艺上发生变化， 但是仍然能够保持所获得的十分小的偏差或者预定的偏差。

一般来说，在本发明的一个方面中，提供一种存储电子数据的数 字存储介质，时钟树设计工具使用上述电子数据来设计集成电路内的 时钟分配网络。所述电子数据实现填补单元(shim cell)库，其中， 所述库中的每一个所述填补单元代表多个时钟驱动单元的不同时钟 驱动单元的物理实施例，并且其中，在时钟分配网络设计中，所述库 中的所有填补单元都是可互换的，不需要对集成电路的布局或布线作 出任何改变以保持符合集成电路的设计要求。