[发明专利]具有低延迟的通信总线

说明书

技术领域

本发明涉及对在发送器和接收器之间的物理通信信道上的数据和命令流进行的控制，更具体地，涉及一种用于点对点总线结构的协议，对于任何数据分组帧长，该点对点总线结构对流控制信令和其它信令具有低的延迟时间。

背景技术

典型数据处理器总线系统配置当其用于片上系统(SoC)类型的结构通信时速度过慢并且笨重，特别是当同时需要多数据流的时候。常规的平行总线能够提供数据传输能力，但是它们会曲解错误，而常规的串行总线需要硬连线的时钟或重新生成的时钟。另外一个可能是使用多层级的信令。即使在连续的比特期间发送相同的符号，多层级总线也可用于使得传输的幅度改变，以便提供固有时钟信号。然而这个信令方法现在更多地用于提供从零到很高值的可调级的异步比特率，而不是用于增加信息内容。应当理解，如果能够使用快速低延迟的信令而不用硬连接的控制信号或者使用短分组，则串行多层级总线以及其它总线类型的可应用性会得到加强。

通信链路通常被描述为分层模型，如图1所示，图1表示如何在发送处理101和接收处理102之间的不同协议层上对信息进行封装。例如，应用层报头(AH)加在应用层上，表示层报头(PH)加在表示层上，等等。虽然实际的传输仅在物理层100上发生，但是在概念上仅是接收层与匹配的发送层联系，并且在概念上可以在相同层级上使用相逆的信道发送信号。

实际上，每层仅与它上面的一层或下面的一层进行通信，并且在处理过程中加入各个报头103和104信息。可以看到的是使用流控制的任何更高层都会增加反应时间，这是因为增加了额外的报头103。要注意的是，通常数据终止报头106插在数据链路层上，但是这可以通过自己在报头104中包括帧的大小而略去，或者通过规定下一个报头被认为是数据终止而略去。

无论采用什么样的带有独立时钟线或重新生成的时钟信号的电接口方法，串行或并行，异步或同步，当对于流控制信号使用相同层时的系统限制是延迟时间。在常规的串行链路中，延迟时间在很大程度上直接与最低协议层上的信息分组帧长相关。短帧长可以提供所需要的短的延迟时间，因为不需要握手信令或中断信令等待前一个长帧结束。一个方法是丢弃在帧的中间正在进行传输的任何长帧，然后发送包含低延迟信号的新的短帧。但是，当中断信号或握手信号的相对强度高的时候，这种方法是浪费的。使用最低层级上的短帧不象丢弃帧一样浪费，但是由于形成帧报头的开销这种方法不太可取，该开销无论对于怎样的发送低延迟信号的要求都是常数。

移动介质终端包含由标准化的高带宽点对点串行或并行链接连接的模块。许多这些链接必须同时支持等时的连接和异步连接以及高速数据传输和低速数据传送，并且为控制信号提供非常快的延迟时间，即使对于不同的信号和流，帧长从非常短到非常长发生变化。当集成快速硬件(HW)处理来处理语音、视频和其它的多媒体流时，多媒体应用和所需的高速第三代(3G)性能的出现都要求非常短以及得到保证的延迟时间。这些应用及其类似应用需要SoC上的低延迟时间。另外，典型的由图形用户界面(GUI)驱动的多媒体应用生成也需要在硬件平台上执行的各种变化的数据传送和处理任务。

串行总线对于快速片外通信是优选的选择，而并行数据总线对于片上通信是优选的选择。但是，当用于高速数据传送时，并行总线易于曲解错误。用于片外通信的典型的片外串行总线的使用受到限制，因为需要提供时钟信号。时钟可以重新生成，而这会使系统变慢，或者可选择地可以利用异步信令。在这个方法中，多层级异步总线的时钟由多层级信号自己提供。

单个总线不能提供足够的数据传送速度是系统的瓶颈，从而使得在典型的SoC结构中使用多个点对点的连接是有利的。但是，这些多个点对点数据流对于以灵活的方式进行控制是复杂的，并且当实施灵活的软件驱动应用时，SoC结构中数据流的动态控制是必须的。

明确地需要灵活快速的方法来处理具有低延迟时间的控制和中断信号。专用的硬件连接的使用是最优的，但是这种连接并不总是在连接不同芯片或外围单元的总线上可用。

即使帧长是短的，例如在内部集成电路(I²C)总线(在20世纪80年代开发的简单双线串行总线)的情况下，当信号通过多个节点时，多节点系统将施加与延迟相关的系统限制。根据I²C规范，逆向的确定必须在接收到字符之后的下一个时钟跳变处由源进行接收，并且在多节点系统中，这个确定通过一串节点。在这种情况下，对于处理隧道的确认而言总的环路延迟时间可能太长，从而阻止了使用隧道协议。

发明内容