[发明专利]实速扫描测试的电路和方法

说明书

本发明涉及一种用于运行实速(at-speed)扫描测试的方法和一种用于实速扫描测试的电路。

高密度集成电路需要进行高故障覆盖和低测试成本的有效测试。支持这种测试的数种增加电路的技术被称为可测试性设计(DFT)。这些DFT技术中的许多技术都是基于扫描链概念的。扫描链包含多个存储单元，当应用扫描模式时，这些存储单元被连接为移位寄存器。如果应用非扫描模式，则这些存储单元不被连接为移位寄存器，而是执行其应用功能。这些移位寄存器形成从由测试控制器驱动的输入端到还由该测试控制器读取的输出端的链。这些测试控制器在外部可被实现为自动测试设备(ATE)的部分，或者可被集成到在测试中的电路中。

在扫描测试中，数据从输入端被移位至存储单元，以使这些存储单元进入在其中必须测试集成电路的状态。施加测试激励来使芯片执行规定的操作，以验证该集成电路的功能性。此操作的结果作为数据被存储在存储扫描单元中。在此操作之后，这个数据被移位至集成电路的输出端，以将该数据与期望值进行比较。

集成电路可以有两个或多个时钟域，每个域都包含电路并且由不同的时钟驱动。这些时钟在相位或频率上有所不同。利用DFT技术，很难检测出由跨越两个时钟域边界的信号引起的故障。

公开号为US 2003/0084390的专利申请公开了一种对具有这种不同的时钟域的集成电路进行测试的电路。该集成电路包含PLL，该PLL生成频率不同于外部时钟频率的时钟。在该申请中，数个时钟域均由该PLL驱动。

在扫描测试期间，由ATE提供的相对慢的时钟执行数据的移位。在捕获序列和启动序列这两个序列内施加测试激励。在启动序列中，一个或多个时钟脉冲被驱动到时钟域来起动改变信号的事件。在捕获序列中，时钟脉冲被驱动来使能接收在启动序列中所触发的信号的电路。

对于捕获和启动时钟，提供快速脉冲来施加接近于应用条件的测试条件。由芯片内的PLL和时钟控制器提供捕获和启动时钟。不同的域的时钟脉冲能够具有相同频率或者具有彼此成倍的频率。

问题在于，如何指定并且生成以彼此不成倍的不同的施加速度(application speed)运行的时钟域时钟脉冲。

本发明的目的是提供一种生成适于用在启动和捕获周期中的实速时钟的电路。本发明的另一目的是提供一种对具有多个时钟域的集成电路进行结构时延测试的方法。

通过独立的权利要求的主题实现该目的。本发明的有利的改进方案将由从属权利要求显现出来。

根据本发明，提供一种用于对集成电路进行测试来检测时延故障的方法。这些时延故障是由从集成电路的第一模块(block)到集成电路的第二模块的信号通道引起的。如果来自第一模块中的存储单元的信号花费太长时间才能由第二模块的存储单元捕获，则该信号引起误动作，在这种情况下，该误动作就是时延故障。第一和第二模块是通过它们被驱动应用的频率来区分的。

在步骤a)中，以参考频率把数据移位到扫描存储单元中。优选地，这些扫描单元在步骤a)之前已进入扫描测试模式。

在步骤b)中，以启动测试频率对第一模块施加启动测试时钟脉冲。该启动测试时钟脉冲驱动第一模块的存储单元，并且起动由此第一模块所驱动的信号。

在步骤c)中，以捕获测试频率对第二模块施加捕获测试时钟脉冲。由该捕获测试时钟脉冲激活第二模块中的存储单元。这些存储单元存储被驱动到这些存储单元的输入端的信号。现在对在步骤b)中从第一模块所驱动的信号进行存储。如果信号的传播耗时太长，则在该信号到达之前就发生了所述存储。在这种情况下，已出现了时延故障，并且检测到该时延故障。

现在，以步骤a)中的参考频率把数据从扫描存储单元移位到输出端。该输出端能够是由自动测试设备进行读取的集成电路的管脚。

在最后的步骤e)中，输出端处的值与期望值进行比较。输出端处的值是由步骤c)的第二模块中的捕获脉冲所捕获的数据。尽管第一和第二模块的施加速度是不同的，但是启动测试频率和捕获测试频率却是相同的。启动测试时钟脉冲的第一边沿与捕获测试时钟脉冲的第一边沿相对彼此延迟一周期，该周期是启动测试频率的倒数。根据穿过从第一模块到第二模块的信号通道的信号的施加速度要求来指定启动测试频率。因为启动测试时钟脉冲和捕获测试时钟脉冲能够源自相同的时钟，所以这种方案使电路设计变得容易。启动脉冲与捕获脉冲之间的时延与启动测试频率成反比。无需对启动周期与捕获周期之间的相位差进行编程，而能够很容易地对以不同频率运行的模块加以测试。