[发明专利]低功率可编程处理器

说明书

技术领域

本发明一般来说涉及可编程处理器。更特定来说，本发明是针对用于图形应用的低功率可编程处理器。

背景技术

在多种电子游戏和其他应用中所关注的是三维图形图像的生成。常规上，用于产生场景的三维图象的步骤中的某些步骤包括产生将要显示的物体的三维模型。形成几何图元(例如三角形)，所述几何图元和深度信息一起被映射到二维投影。呈现(绘图)图元包括对一图元的每个二维投影的插值参数，例如深度和色彩。

图形处理单元(GPU)在图形系统中常用于响应来自中央处理器的指令而产生三维图形。现代GPU通常利用图形管线来处理数据。图1是传统管线结构的现有技术图，所述管线结构是具有专用于执行特定功能的级的“深”管线。变换级105执行图元的几何计算，且还可执行剪辑操作。设置/光栅级110对图元光栅化。纹理寻址级115和纹理获取120级用于纹理映射。雾化级130建构一雾化算法(fog algorithm)。α测试级135执行α测试。深度测试级140执行深度测试以挑选遮挡像素。α混合级145执行α混色组合算法。存储器写入级150写入管线的输出。

图1所示的传统GPU管线结构通常经最优化以用于使用图形语言进行快速纹理化。深管线结构的好处在于其允许非常复杂的场景的快速高质量呈现。

人们越来越有兴趣在无线电话、个人数字助理(PDA)和其他设备中利用三维图形，这些设备中成本和功耗是重要的设计要求。然而，传统的深管线结构要求很大的芯片面积，从而导致超过预期的较多成本。另外，即使各个级执行相对很少的处理，深管线仍消耗很多功率。这是因为各级中的许多级无论其是否处理像素，都会消耗大约相同量的功率。

出于成本和功率考虑，图1所示的常规深管线结构不适合许多图形应用，例如在无线电话和PDA上建构三维游戏。

因此，需要的是一种适于图形处理应用而且具有降低的功率和尺寸要求的处理器结构。

发明内容

一种图形处理器包括一用于处理像素包的可编程算术逻辑单元(ALU)级。在ALU级中对像素包执行标量算术操作以建构图形功能。

一种对一像素执行一图形处理操作的方法的一个实施例包括：识别将要对像素包执行以建构图形功能的标量算术操作的一序列；针对所述像素产生复数个像素包，每一像素包包括将要作为标量算术操作序列中的操作数进行处理的像素属性的一子集；在至少一个ALU中，从所述像素包读取操作数；和根据用于执行标量算术操作序列的指令序列来执行标量算术操作。

一种图形处理器的一个实施例包括：一可编程ALU级，其具有用于处理像素包的至少一个ALU，每一ALU经编程以具有至少一个可能的标量算术操作的一集合，对一具有一相应当前指令的引入像素包执行所述标量算术操作的集合，其中对像素包执行一序列的算术操作以执行一图形处理功能。

附图说明

联系下文结合附图进行的详细描述可更完全地了解本发明，其中：

图1是三维图形的现有技术管线的图；

图2是根据本发明一个实施例的包括可编程图形处理器的集成电路的方框图；

图3是根据本发明一个实施例的可编程图形处理器的方框图；

图4说明根据本发明一个实施例的示范性像素包；

图5说明根据本发明一个实施例的像素包群组的成行像素包的示范性排列；

图6是根据本发明一个实施例的单个算术逻辑单元的方框图；

图7是根据本发明一个实施例的两个算术逻辑单元的序列的方框图；

图8是根据本发明一个实施例的可配置可编程图形处理器的方框图；

图9说明根据本发明一个实施例的像素包的行的交错；

图10是说明根据本发明一个实施例的具有配置寄存器的算术逻辑单元的方框图；和

图11是说明根据本发明一个实施例的可配置测试点选择器的方框图。

在附图的所有几张图中，类似参考数字表示对应的部件。

具体实施方式

图2是本发明一个实施例的方框图。可编程图形处理器205耦合到寄存器接口210、主机接口220和存储器接口，例如具有一图形存储器(未图示)(例如帧缓冲器)的用于存储器读/写操作的直接存储器存取(DMA)引擎230。主机接口220允许可编程图形处理器205从一主机接收用于产生图形图像的命令。举例来说，主机可将顶点数据、命令和程序指令发送到可编程图形处理器205。存储器接口(例如DMA引擎230)允许用图形存储器(未图示)执行读/写操作。寄存器接口210提供一接口用来与可编程图形处理器205的寄存器建立连接。