[发明专利]存储集线器和存储排序的方法

说明书

相关申请的交叉引用

本申请要求于2004年5月14日提交的题为“存储集线器和存储 排序方法”(MEMORY HUB AND METHOD FOR MEMORY SEQUENCING)的美国专利申请号10/846,988的权益，其已通过参 考并入。

技术领域

本发明涉及计算机系统，尤其涉及具有将数个存储设备与处理 器或其它访问存储器的设备相连的存储集线器的计算机系统。

背景技术

计算机系统使用如动态随机存取存储器(“DRAM”)的存储设 备，来保存能被处理器存取的数据。这些存储设备通常被作为计算 机系统的系统存储器。在典型的计算机系统中，处理器通过处理器 总线和存储控制器与系统存储器通信。处理器发出存储请求，其中 包含存储命令，比如读取命令，以及存储地址，存储地址指定要读 取的数据或命令的位置。存储控制器使用命令和地址来生成合适的 命令信号，同时生成应用到系统存储器的行和列地址。响应于这个 命令和地址，数据在系统存储器和处理器之间传送。存储控制器经 常是系统控制器的一部分，系统控制器还包括总线桥电路，其用来将 处理器总线连接到如PCI总线的扩展总线。

尽管存储设备的操作速度在持续的增加，但增加的操作速度依 然跟不上处理器操作速度的改进。连接处理器和存储设备的存储控 制器的速度改进甚至更慢。相对慢速的存储控制器和存储设备限制 了处理器和存储设备之间的数据带宽。

除了处理器和存储设备之间的带宽限制之外，计算机系统的性 能还受制于从系统存储设备读取数据的时间延迟问题。更确切的 说，当存储设备读取命令发送给一个系统存储设备时，比如同步 DRAM(“SDRAM”)设备时，读取的数据只有在几个时钟周期的延 迟后才从SDRAM设备输出。因此，虽然SDRAM设备能够高速同步 输出帧数据，初始提供数据的延迟会极大减慢使用这种SDRAM设 备的计算机系统的操作速度。

缓解存储延迟问题的一个方法是通过存储集线器使用与处理器 相连的多个存储设备。在存储集线器体系结构中，系统控制器或者 存储控制器和多个存储模块相连，每个存储模块包含与多个存储设 备相连的一个存储集线器。存储集线器有效地在控制器和存储设备 间传输存储请求和响应。使用这种结构的计算机系统能够拥有更高 的带宽，因为在一个存储设备响应先前的存储访问的同时，处理器 可以访问另一个存储设备。例如，处理器输出写数据到系统中的一 个存储设备的同时，系统中的另一个存储设备在准备提供读数据给 处理器。

尽管使用存储集线器的计算机系统也许能提供更好的性能，但 它们经常由于多种原因无法以最优速度操作。例如，尽管存储集线 器可以为计算机系统提供更好的存储带宽，其依然会遭受如上所述 的那种延迟问题。更具体的，尽管处理器可以与一个存储设备通信 的同时另一个存储设备也在准备传输数据，但有时需要先从一个存 储设备接收数据，然后从另一存储设备读出的数据才能被使用。在 需要从一存储设备先接收数据，然后从另一存储设备读出的数据才 能用的情况下，延迟问题同样会减慢这样的计算机系统的操作速 度。

用来减少存储设备延迟的一种技术是预取数据，即在执行的程 序请求此数据之前从系统存储器中读取它。通常根据先前预取数据 的模式来选择当前要预取的数据。数据预取的模式也许只是简单的 从中取得数据的地址序列，这样在执行的程序需要数据之前，能够 从地址序列中随后的地址中地取得数据。这种模式被称作“步进” (stride)模式，当然可能更复杂。

更进一步，尽管存储集线器能够为计算机系统提供更大的存储 带宽，他们依然会遭受吞吐量问题。例如，在数据能够从某行存储 单元读取之前，阵列中的数据线通常要通过平衡阵列数据线来预充 电。然后连接该行的存储单元和相应的列数据线打开该特定的行。 然后，连接在各列的数据线间的相应感应放大器响应于相应存储单 元中存储的数据来响应电压改变。该行一旦打开，就可以通过连接 数据线和数据读取通路来从打开行的各列读出数据。因此，打开一 行，也被称作一页要耗费一定数量的时间，在存储吞吐上施加了限 制。

最后，有关是否预取数据(以及预取哪些数据)、以及是否要预 充电或打开一行和是否缓存访问的数据的最优决定，可能会随着时 间改变，并随连接到存储集线器的处理器执行的应用程序功能的不同 而改变。