[发明专利]阻挡层的选择性实施以实现在具有高k电介质的CMOS器件制造中的阈值电压控制

说明书

技术领域

本发明一般涉及一种半导体器件，更具体地说，涉及一种具有nFET和pFET器件区的互补金属氧化物半导体(CMOS)结构，该结构将在栅极导体和高k栅极电介质之间的绝缘中间层引入pFET器件区的至少一个pFET器件中，而未将该绝缘中间层引入nFET器件区中，其中该绝缘中间层稳定了pFET器件的阈值电压V_t和平带电压V_fb，而基本上不影响nFET器件区内的器件的阈值电压V_t和平带电压V_fb。

背景技术

在标准硅互补金属氧化物半导体(CMOS)技术中，p型场效应晶体管(pFET)采用掺硼(或其它受主)的p型多晶硅层作为沉积在二氧化硅或氧氮化硅栅极氧化物层顶部上的栅极导体。通过该多晶硅层施加栅极电压，从而在栅极氧化物层下面的n型硅中产生反转沟道。

为了使pFET正常工作，在对多晶硅(多晶Si)栅极导体施加的电压稍负时，反转应该开始发生。对如图1所示的栅极叠层结构，反转发生是带对准的结果。具体地说，图1示出了在零栅极偏压下跨过典型pFET中的多晶Si/栅极氧化物栅极叠层的近似带对准。在图1中，E_c、E_v和E_f分别是硅的导电边、价带边和费米能级。多晶Si/栅极氧化物/n型硅叠层形成了电容器，其(根据衬底掺杂)在0V附近迅速反转而在+1V附近迅速聚积。因此，可以被解释为反转开始发生时的电压的阈值电压V_t近似为0V，而作为紧接电容器开始迅速聚积之后的电压的平带电压V_fb，近似为+1V。阈值电压V_t和平带电压V_fb的精确数值与硅衬底中的掺杂能级有关，且可以通过选择合适的衬底掺杂能级而略有变化。

在未来技术中，二氧化硅或氧氮化硅电介质将被具有较高介电常数的栅极材料替代。这些材料被称为“高k”材料，其中术语“高k”表示其介电常数大于4.0，优选大于约7.0的绝缘材料。除非另有说明，这里提到的介电常数是相对于真空而言。由于其在高温下的优良热稳定性，在各种可能性中，氧化铪、硅酸铪或氧氮化铪硅是常规栅极电介质的最合适的替代候选。

不幸地，当采用电介质例如氧化铪或硅酸铪制造p型场效应晶体管时，一个众所周知的问题是器件的平带电压V_fb从其接近约+1V的理想位置移动到约0+/-300mV。C.Hobbs等题目为“Fermi Level Pinning at thePoly-Si/Metal Oxide Interface”，2003 Symposium on VLSI TechnologyDigest of Technical Papers中发表了平带电压V_fb的这种移动。因此，器件的阈值电压V_t移动到近似-1V。该阈值电压V_t移动被认为是铪基栅极氧化物层与多晶硅层之间的密切的相互作用的结果。一种模型(见，例如，C.Hobbs等，同上)推测，这样的相互作用引起多晶硅-栅极氧化物界面处硅带隙中的态密度的增加，导致“费米能级钉扎(pinning)”。因此，阈值电压V_t不在“正确的”位置，即，对于可用的CMOS(互补金属氧化物半导体)技术，该阈值电压V_t太高。

最近已经示出了在高k电介质(HfSiO)与多晶硅栅极导体之间采用薄绝缘中间层例如氮化铝(AlN)，可以显著地控制由高k栅极电介质的引入导致的阈值电压V_t移动。图2示出了具有2.5nm厚SiO₂电介质层(控制)的pFET器件的电容-电压图，如参考标号1所示；具有在1.0nm SiO₂电介质层顶上的3.0nm HfSiO高k电介质的pFET器件的电容-电压图，如参考标号2所示；以及具有在1.0nm SiO₂电介质层顶上的3.0nmHfSiO高k电介质顶上的AlN绝缘中间层的pFET器件的电容-电压图，如参考标号3所示。