[发明专利]可测试集成电路

说明书

技术领域

本发明涉及一种具有可测试内部时钟电路的可测试集成电路。

背景技术

如US专利No.6,131,173所述，集成电路可以包含多个时钟域。该集成电路通常配置有多个内部时钟电路，所述多个内部时钟电路用于为集成电路中的功能电路的不同部分提供时钟。许多这样的时钟电路包含分频器，例如，用于产生从更高频率的基准信号下分频而得到的时钟信号，或用于提供下分频后的时钟信号以锁定到基准信号。该时钟电路的测试通常包括对时钟信号的时间和频率进行测量。这可以通过将集成电路切换到测试模式来实现，其中来自内部时钟电路的时钟信号与集成电路的外部管脚相连。然后，使用与这些管脚相连的测试设备来测量时钟信号的性质。

然而，难以对集成电路以外的高频时钟信号进行布线。至少这要求在集成电路内部的电路和测试环境两方面相当可观的电路开销。因为现代集成电路中的内部时钟信号的数目趋于增加，因而该开销也增加。

可选地，已经知道为了测试的目的而把时钟信号测量电路包括在集成电路内。典型地，这包括内部计数器电路的使用，所述内部计数器电路接收内部时钟信号和外部使能信号，以在外部定义的时间点开始和停止计数。随后从计数器中读取所得到的计数，并且确定其是否在可接受的范围内。在这个方法中，对外部定时信号的需求使测试变得复杂，因为这需要专用的测试设备。同样，需要读出计数和/或将计数与可接受范围的界限值相比较引起测试设备和/或测试时间方面的开销。

发明内容

其中，本发明的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销对内部时钟电路的有效方面进行测试。

其中，本发明的一个目的在于提出了一种测试方法，所述方法利用测试时间和专用测试设备方面的最小开销对集成电路的内部时钟电路的有效方面进行测试。

其中，本发明的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对多个内部时钟电路的有效方面进行测试。

其中，本发明的一个目的在于提出了一种测试方法，所述方法例如测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对集成电路的多个内部时钟电路的有效方面进行测试。

根据本发明，集成电路配置有包括状态保持电路的测试电路，当来自内部时钟电路的时钟脉冲计数达到阈值时，所述状态保持电路被锁定至预定状态.将所述电路设置为使时钟脉冲不能引起从所述状态的逆转变.在测试期间从集成电路读出测试信息，所述测试信息与在测试时间间隔内状态保持电路是否已经达到预定状态有关.该测试信息不提供精确的频率测量：所述电路只确保高于阈值的频率差不会影响测试信息.根据这个检测结果所进行的测试基于如下认识：典型地，时钟电路中最重要的缺陷与时钟分频器电路中的逻辑缺陷有关，这引起了严重偏离额定时钟频率的时钟频率.这种缺陷揭示出所得到的时钟频率具有明显的偏差，这无需从集成电路读出时钟计数值就可以检测到.在内部时钟信号的控制下进行不可逆转变的电路可以针对这个偏差而利用最小开销执行鲁棒性测试.

在另外的实施例中，不同的内部时钟电路的输出被多路复用到共用的计数器和状态保持电路。因为使用状态保持电路的测试不受高于阈值频率的频率差的影响，所以多个时钟电路可以共用测试电路以产生测试结果，同时仅要求很少的电路开销。

优选地，将管脚多路复用电路设置为：在测试期间，把状态保持电路的输出与集成电路的外部管脚相连。以这种方式，可以直接读出状态保持电路的状态，即无需首先通过扫描链对测试结果进行移位。这意味着能够在外部选择能够对状态保持电路的状态进行采样的时间点。通过在不同的时间点进行采样，可以获得对频率的估计而无需集成电路外部的时钟信号。

附图说明

将通过使用附图的非限制性示例来描述本发明的这些和其他目的以及优势方面。

图1示出了集成电路的一部分；

图1a示出了测试配置；

图2示出了测试期间的定时；以及

图3-4示出了另外的集成电路。

具体实施方式