[发明专利]通过在栅极和沟道中引起应变来增强CMOS晶体管性能的方法

说明书

技术领域

本发明涉及使用应变工程(strain engineering)来改进CMOS晶体管器件性能的领域。更具体地，本发明涉及通过调整栅极中的应力来在晶体管沟道中引起应变。

背景技术

施加到沟道区的应力(stress)可能改进或降级互补金属氧化物半导体(CMOS)器件性能。可以通过弯曲晶片或通过在附近放置应力材料来施加应力。当沿着N型金属氧化物半导体(NMOS)的沟道方向向其施加张应力时，改进了电子迁移率，导致产生了更高的导通电流和速度。另一方面，当应力是压缩性的时，NMOS性能被降级。可以使用压应力来改进P型金属氧化物半导体(PMOS)器件性能以便增强空穴迁移率。类似地，PMOS性能会被沿着沟道方向所施加的张应力降级。

发明内容

这里所给出的用于制造互补金属氧化物半导体晶体管的方法在衬底上形成不同类型的晶体管，诸如N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管(第一和第二类型晶体管)。本发明在NMOS晶体管和PMOS晶体管上形成可选的氧化层继而利用例如氮化硅层的硬质材料来覆盖所述NMOS晶体管和PMOS晶体管。接着，本发明对氮化硅层的部分进行图案化，使得氮化硅层只保留在NMOS晶体管上。接下来，本发明加热NMOS晶体管，然后移除氮化硅层的其余部分。

可选氧化层被用作蚀刻停止层，以控制移除氮化硅层的其余部分的过程。加热过程在栅极中产生压应力，其继而在由氮化硅层所覆盖的晶体管沟道区中引起张应力。从而，加热过程在NMOS晶体管的沟道区中产生张应力而不在PMOS晶体管的沟道区中引起张应力。更具体地说，在加热过程期间，限制NMOS晶体管的栅极导体的体积膨胀，导致在所述NMOS晶体管的栅极导体中产生压应力。NMOS晶体管的栅极导体中的压应力在所述NMOS晶体管的沟道区中引起张应力。

在另一实施例中，本发明同样在衬底上形成N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管。然而在此实施例中，本发明首先保护NMOS晶体管，然后把离子注入到PMOS晶体管中以便使PMOS晶体管成为非晶态。然后，本发明执行退火处理以便使PMOS晶体管结晶。此后，本发明在把离子注入到NMOS晶体管中之前利用掩模来保护PMOS晶体管。然后用刚性层覆盖NMOS晶体管和PMOS晶体管，并且加热所述NMOS晶体管和PMOS晶体管。在此加热过程期间，刚性层阻止了NMOS晶体管的栅极膨胀，这在所述NMOS晶体管的栅极内产生压应力。同样，在NMOS晶体管的栅极内的该压应力在所述NMOS晶体管的沟道区中引起张应力。此后，刚性层被移除并且完成晶体管的其余结构。

通过在NMOS晶体管(NFET)的栅极中产生压应力并且在沟道区中产生张应力，而不在PMOS晶体管(PFET)的栅极或沟道区中产生应力，本发明在不使PFET的性能降级的情况下改进了NFET的性能。

下面进一步详细地描述本发明的这些及其它方面。

附图说明

图1-9是依照第一实施例图示在制造场效应晶体管过程中的不同阶段的示意性截面图。

图10-16是依照第二实施例图示在制造场效应晶体管过程中的不同阶段的示意性截面图。

图17是用于图示本发明优选方法的流程图。

图18是用于图示本发明优选方法的流程图。

具体实施方式

参考在附图中所示出并且在以下描述中所详述的非限制性实施例来更完整地解释本发明及其各个特征和有益细节。应当注意，在附图中所图示的部件不一定按比例绘制。省略了对公知组件和处理技术的描述以免不必要地模糊本发明。这里所使用的例子仅仅用来帮助理解可以实施本发明的方式并且进一步使本领域技术人员能够实施本发明。因此，这些例子不应当被解释为对本发明范围的限制。

如上所述，当沟道区被置于张应力下时改进了NMOS性能，而当应力是压缩性的时，性能被降级；然而，沿着沟道方向所施加的张应力会使PMOS器件的性能降级。因此，本发明提供了一种只在NMOS器件中产生张应力而不在PMOS器件中产生张应力的制造方法。更具体地说，本发明在晶体管栅极中产生压应力，并且由于在栅极和沟道之间的接近而在沟道中引起张应力。