[发明专利]延迟控制电路及方法

说明书

技术领域

本发明涉及一种延迟控制电路，用于基于基准信号，以预定延迟来产生延迟版本的输入信号，并涉及一种控制例如选通脉冲的输出信号的延迟的方法。

背景技术

多种数字电路使用时钟信号来控制在数字电路的操作期间发生的各种事件的定时。例如，时钟信号用于指出计算机系统中使用的命令或其他信号什么时候是有效的，因此可以用于控制计算机系统的操作。然后，时钟信号用于锁存命令或其他信号，使得可以在命令或其他信号不再有效之后使用这些命令和信号。

诸如同步动态随机存取存储器(SDRAM)之类的许多高速集成设备依赖于时钟信号来控制命令、数据和地址流入、流过、以及流出设备。典型地，在时钟信号的沿(即从高到低或从低到高的逻辑状态的转变)启动操作。为了在设备内更精确地控制操作的定时，有时将时钟信号的每个周期分成子周期，使得此种操作紧接在时钟沿之后就开始。

一种用于在时钟信号的周期之内控制操作的定时的方法产生相位延迟版本的时钟信号。例如，为了将时钟周期分成四个子周期，产生分别落后时钟信号90°、180°、270°的相位延迟版本。相位延迟的时钟信号的沿在每一个子周期的开始或结束处提供可用于启动操作的信号转变。产生这种可变延迟控制时钟的一种可能的方法是采用由基准时钟驱动的延迟锁定环(DLL)。例如在Maneatis的1996年11月的IEEE Journalof Solid-State Circuits 31(11)：1723-1732中的“Low Jitter ProcessIndependent DLL and PLL Based on Self-Biased Techniques”中描述的，将基准时钟信号输入到传统的多输出可变延迟电路。

然而，存在这样应用：与基准控制时钟信号不同，基准日期时钟信号是不连续的。典型地，在存取数据块时，基准日期时钟信号以时钟脉冲串的方式到达。在串之间，基准数据时钟信号是相对无效(inactive)的，使得DLL可能丢失其锁定。相反，当串到达时，延时锁定环可能不会正确地调节延迟数据时钟的延迟，并且数据在锁存之前可能在数据总线处具有不够或过度的形成时间。

该问题的解决方案由文献WO 98/35446提出，根据该文献，提供了几个延迟的时钟信号，每一个延迟时钟信号相对于连续的基准时钟信号延迟了各个延时。选择开关在逻辑控制电路的控制下，连接延迟时钟信号之一以控制数据锁存。逻辑电路选择预定的开关位置，以选择延迟时钟信号之一，作为延迟的时钟信号，所述延迟时钟信号之一的脉冲相对于输入控制时钟延迟了约时钟周期的一半。逻辑控制电路能够改变开关位置，以适应由于操作频率改变而可能产生的时钟周期的改变。优选地，在生产存储器件时将选择开关的位置编程到逻辑控制电路中。然而，在存储器件可能用于多于一个频率的情况下，或在数据或命令的到达时间相对于它们各自的基准时钟而变化的情况下，存储器控制器可以命令逻辑控制电路来定义修改的选择开关位置。多抽头可变延迟线与选择开关的结合使用允许调谐存储器件以改变频率的操作条件。

对于使数字脉冲信号延迟基准时钟周期的给定片段的类似要求对于双倍数据率(DDR)存储器接口电路的数据读取部分也是有效的。在这种DDR接口电路中，数据(DQ)与时钟信号(CK)同步。然而，数据不具有与该时钟的严格相位关系。由此，数据转变的精确定时位置代替地由所谓的选通脉冲(DQS)来指出或表示。

图1示出了在DDR接口读取定时的情况下表示以上信号波形的信号图。时钟(CK)是连续可用的，但是只有在发送有效数据(DQ)时选通信号(DQS)才具有有效沿。为了获得最大可靠数据接收，需要在数据周期的中间对数据进行精确地采样。因此，必须将选通信号延迟与时钟周期的四分之一(90°)相等的时间量。

现有技术提出的上述解决方案需要复杂的控制电路和调谐操作，用于适应基准时钟，以改变输入频率和定时。

发明内容

因此，本发明的目的在于提出一种延迟控制电路和方法，通过该电路和方法，可以在没有时钟信号和选通信号之间的严格相位关系的情况下，实现数据的精确采样。

通过如权利要求1所述的延迟控制电路和如权利要求9所述的延迟控制方法来实现该目的。