[发明专利]非易失性存储器擦除作业中的字线补偿

说明书

技术领域

本发明一般而言涉及用于擦除非易失性存储器装置的半导体技术。

背景技术

半导体存储器装置愈来愈普遍地用于各种电子装置中。举例而言，非挥发性半导体存储器可用于蜂窝式电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置或其他装置中。电可擦可编程唯读存储器(EEPROM)及快闪存储器即是最受欢迎的非挥发性半导体存储器。

快闪存储器系统的一实例使用NAND结构，其包含夹在两个选择栅之间以串联形式布置的多个晶体管。所述串联晶体管及选择栅称作NAND串。图1是显示NAND串的俯视图。图2是其等效电路。图1及2中所描绘的NAND串包含夹于第一选择栅120与第二选择栅122之间的四个串联晶体管100、102、104及106。选择栅120将NAND串连接至位线126。选择栅122将NAND串连接至源极线128。通过给选择栅120的控制栅120CG施加适宜的电压来控制选择栅120。通过给选择栅122的控制栅122CG施加适宜的电压来控制选择栅122。每一晶体管100、102、104及106均包含控制栅及浮栅，以形成存储单元的栅元件。举例而言，晶体管100具有控制栅100CG及浮栅100FG。晶体管102包括控制栅102CG及浮栅102FG。晶体管104包含控制栅104CG及浮栅104FG。晶体管106包含控制栅106CG及浮栅106FG。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WL1，控制栅106CG连接至字线WL0。

应注意，虽然图1和图2显示NAND串中的四个存储单元，但提供四个晶体管之使用仅是作为一实例。NAND串可具有少于四个存储单元或多于四个存储单元。举例而言，某些NAND串将包含八个存储单元、16个存储单元、32个存储单元等。本文的论述并非局限于NAND串中的任何特定数量的存储单元。

使用NAND结构的快闪存储器系统的典型架构将包含数个NAND串。举例而言，图3显示具有更多NAND串的存储器阵列的NAND串202、204及206。图3的每一NAND串包含两个选择晶体管及四个存储单元。举例而言，NAND串202包含选择晶体管220及230与存储单元222、224、226及228。NAND串204包含选择晶体管240及250与存储单元242、244、246及248。每一串均通过其选择晶体管(例如，选择晶体管230及选择晶体管250)连接至源极线。源极线SGS用于控制源极侧选择栅。各种NAND串均通过选择线SGD所控制的选择晶体管220、240而连接至相应的位线。于其他实施例中，选择线未必需要共用。字线WL3连接至存储单元222及存储单元242的控制栅。字线WL2连接至存储单元224及存储单元244的控制栅。字线WL1连接至存储单元226及存储单元246的控制栅。字线WL0连接至存储单元228及存储单元248的控制栅。由此可见，位线及相应的NAND串包括所述存储单元阵列的列。字线(WL3、WL2、WL1及WL0)包括所述阵列的行。每一字线连接所述列内的每一存储单元的控制栅。举例而言，字线WL2连接至存储单元224、244及252的控制栅。

每一存储单元皆可存储模拟或数字数据。当存储一个位的数字数据时，将存储单元的可能的阈电压范围划分为两个范围，这两个范围被指派给逻辑数据“1”及“0”。于NAND型快闪存储器的实例中，在擦除存储单元之后电压阈值为负并定义为逻辑“1”。而在编程作业之后阈电压为正，并定义为逻辑“0”。当阈电压为负并通过向控制栅施加0伏来尝试读取时，存储单元将导通以指示正存储逻辑1。而当阈电压为正且通过向控制栅施加0伏来尝试读取作业时，存储单元将不会导通，此指示存储逻辑0。存储单元还可存储多个级的信息，举例而言，存储多个位的数字数据。于存储多个级数据的情况下，可能的阈电压范围被划分成数据级的数量。举例而言，如果存储四个级的信息，则将存在四个阈电压范围，其被指派给数据值“11”、“10”、“01”及“00”。于NAND型存储器的实例中，在擦除作业之后阈电压为负并被定义为“11”。将不同的正阈电压用于为“10”、“01”、及“00”的状态。

在下列美国专利/专利申请案中提供有NAND型快闪存储器及其运作的相关实例，全部所述美国专利/专利申请案均以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号；美国专利申请案第09/893,277号(公开号US2003/0002348)。