[发明专利]对称时间－电压转换电路

说明书

本发明涉及时间向电压的转换，以下称为时间-电压转换。

本发明应用于须基于极高频(一般高于1G赫)的参考时钟精确生成相移时钟(horloges déphasées)的电子电路。

因此，本发明应用于锁相回路系统，也称为“PLL”(Phase LockedLoop，锁相回路)或者“DLL”(Delay Locked Loop，锁延回路，延时锁定回路)，在锁相回路系统中，需要将时间的偏差精确地转换为成正比的电压。

锁相回路系统的传统架构为电荷泵，英文称charge pump。一般地，电荷泵基于两逻辑信号(也称为Up(增)或Down(减))生成正比于所述两信号持续时间之差的电压。所述差被存储下来以按时间积分。

比如，所述逻辑信号Up和Down为相位检测器发出的控制信号，是希望完美同步的两时钟信号间相位差的像。当所述两时钟信号尚未同步时，所述信号Up和Down的持续时间不同。正是所述持续时间差为要转换为成正比的电压，然后按时间积分，从而借助负反馈回路来修正偏差。

参考图1，现有技术给出的转换电路2包含两开关4和24。所述开关4包含接收信号Up的控制输入6、与电流源10相连的输入支路8和输出支路14。所述电流源10连接到正供电端子12。所述开关24包含接收信号Dwn的控制输入26、输入支路34和连接到电流源30的输出支路28。所述电流源30连接到供电端子32(大地)。所述开关4的输出支路14和所述开关24的输入支路34通过节点36相连。电容40的端子38和所述节点36相连。所述电容40的另一端子42和所述电流源30的输出相连。

当所述两电流源10和30的电流Iup和Idwn完全相等时，所述开关4和24关闭的持续时间的差表现为所述电容40两端的电压升或电压降，因为片刻间所述开关之一4打开，而另一开关24关闭(反之亦然)。所述电容40记录的压差于是正比于所述信号Up和Dwn的持续时间之差。使用这种结构，所述时间-电压转换和积分因此简单紧凑地实现了，但其精度很低。

所述低精度源于现有技术的这种结构中多处存在的失配(desappariement)。

定义两种类型的失配。第一种成为静态失配(DS，désappariementstatique)，其对应于当所述逻辑信号Up和Dwn的持续时间相同时所述电容40上电压的偏移。其实际上反映所述电流Iup和Idwn之间的差，所述差源于所述电流源10和30的失配。所述差主要源于所述电流源10和30结构上是不对称的，其一由NMOS晶体管实现，而另一由PMOS晶体管实现。于是得到不同的输出电阻和偏置电压。而且，因为不相关的技术变化，通过模拟进行调节的补偿不能保证补偿的效能。

第二种失配为动态失配(DD，désappariement dynamique)，其对应于当所述逻辑信号Up和Dwn转换时所述电容40上观测到的电压的跳跃。和所述静态失配相同，所述误差源于所述电流源10和30结构上不同，尤其是，即使使电流源Iup10和Idwn30的晶体管的漏极和源极表面的相等，所述节点8和28上的电容也不同。而且，由于所述晶体管NMOS和PMOS处载流子的迁移率不同，所述节点8和28处的恢复时间(temps de recouvrement)是不对称的。

而且，当将这种传统结构用于极高频时，所述动态失配的贡献相对于其它误差变大，因为其在时钟周期里占据相对更长的持续时间。而且，所述动态失配DD不能被精确地补偿。

通过减小所述节点8和28处及所述开关4和24的控制的电压的变化，可以改善前面所述的现有技术的结构。

还可以用有源电路替换所述积分电容40，所述有源电路具有放大器和电容，所述放大器和所述电容在所述放大器的负输入和所述放大器的输出之间以负反馈形式安装。这样的有源电路可以保持所述电流源的输出电势恒定并因此减小了所述静态失配。

其它的解决方案特别在文献US 5,508,660和EP 0 647 032中给出。

在这些文献中，给出了一种结构，根据这种结构，所述电流Iup和Idwn之间的差由复制电路(circuit de replique)读取，所述复制电路和所述主电路在同样的条件下工作，于是具有同样的误差。所述误差通过颠倒其极性在补偿回路中得到使用，所述回路插在所述电荷泵的输出和所述电流源晶体管的偏置电压之间。