[发明专利]高速和低功率SRAM宏架构和方法

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本申请要求了2004年11月8日提交的序列号为60/626,120的美国临时申请的优先权，该申请通过引用整体结合于此。

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§1.14的权利。

技术领域

本发明总体上涉及半导体逻辑电路，更具体地，涉及低功率静态随机存取存储器电路。

背景技术

静态随机存取存储器(SRAM)是一种只要供电就保持数据的电子数据存储器。静态RAM广泛用在各式各样的电子器件中，且特别适合于供便携式或手持式应用以及高性能设备应用使用。在便携式或手持式设备应用如蜂窝电话中，SRAM无需支持电路就提供了稳定的数据保持，从而在提供强有力数据保持的同时，保持低的复杂性。

然而，当晶体管由于加工技术的进步而规模缩小时，被关断晶体管的漏电流显著增大。因此，由漏电流导致的静态功率消耗表现为总功率消耗的一大部分，并成为VLSI(超大规模集成电路)设计中的严重问题。降低泄漏的现有技术之一是将电源和/或地源晶体管用于向该器件的部分如图1和图2所示的输出级(即一个或多个驱动器)供电。源晶体管被关断以关断电源和/或地连至输出级，从而显著降低漏电流。源晶体管的使用提供了一种抑制漏电流的实用方法。在诸如待命模式的工作模式下，源晶体管被关断，而在正常工作模式下，它们被接通。

但是，当利用源晶体管以此方式实施设计时，应当仔细考虑一些问题，以免引起诸如速度降级、过度功率消耗、数据信息的安全维护等的问题。

应当注意，在用源晶体管实施的设计中，当芯片工作模式从待命模式(其中源晶体管被关断)改变为正常工作模式时，源晶体管可能因为未稳定的电源和地电势而遭受故障。

关于使用源晶体管的另一个设计问题是频繁开关源晶体管从而将它们关断不充足的时间段以节省功率的结果。由于对大的源晶体管的栅电容充电和放电，相当大的功率被不必要地消耗。

这些缺点出现在SRAM电路内，且较低程度地出现在其它存储电路内，且较普遍地出现在许多包含数字逻辑元件的集成电路内。

因此，需要一种降低诸如SRAM的数字电路中的静态功率消耗而不损害数据或工作完整性的系统和方法。这些需求和其它需求在本发明中得到满足，本发明克服了先前开发的泄漏抑制方法和电路的缺陷。

发明内容

描述了一种产生高速和低功率逻辑电路、更具体的是诸如静态随机存取存储器(SRAM)的存储器件的方法和装置。通过实例，描述了一种宏架构，其针对SRAM器件内的任何给定存取速度提供降低的每单元待命和工作功率消耗。该新颖的电路适用于许多包含数字逻辑单元的集成电路并且可被配置有：(1)早使能源晶体管装置，用以无论待命/空闲和正常模式之间的切换都确保适当的电路工作，(2)迟禁止源晶体管装置，用以无论正常和待命/空闲模式之间的切换都确保适当的低功率电路工作，(3)延长迟禁止的时间段，用以降低开关功率消耗，和/或(4)V_SB反向偏置机构，用以降低单元电流泄漏。在不背离本发明的教导的情况下，本发明可以用单独使用的、或者与这里描述的内容和本领域的技术人员公知的内容相结合使用的发明元素来实践。

该电路和方法在保持适当的器件工作的同时提供了泄漏降低的工作。当本发明诸方面应用于SRAM存储器件电路时，存储器的面积可以减小约20％，存储器速度增加约25％，并且漏电流降低约一个数量级。

本发明被描述为一种用于控制包含逻辑电路和输出驱动器的集成电路内的泄漏的方法和电路。一个实施例涉及宏架构，该宏架构在诸如静态随机存取存储器的存储器件的单元中的每一个内被复制。

在实现本发明的过程中，已理解，当使用源晶体管控制所获得的功率时，优选地在达到正常工作如存储器存取或逻辑操作之前激活一个或多个源晶体管。因此，在芯片进入正常工作模式之前，逻辑电路的晶体管如图1和2中的MPL11、MNL11、MPL12和MNL12的电源和地电势应当被稳定。

本发明可以以包括但不限于下面的描述的许多方式来实施。