[发明专利]用于多核处理器中非一致性高速缓存的系统和方法

说明书

技术领域

本发明总体上涉及微处理器，更具体而言，涉及可以包括多个处理器内核的微处理器。

背景技术

现代微处理器可以在单个半导体器件上包括两个或多个处理器内核。这种微处理器可以被称为多核处理器。与使用单内核相比，使用多个内核可以改进性能。但是，传统的共享高速缓存架构可能并不特别适合于支持多核处理器的设计。这里，“共享”可以指每个内核都可以访问该高速缓存中的高速缓存行(cache line)。传统架构的共享高速缓存可以使用一个公共结构来存储高速缓存行。由于布局约束和其它因素，从这种高速缓存到一个内核的访问等待时间可能不同于到另一个内核的访问等待时间。通常，通过为对不同内核的访问等待时间采用“最坏情况”设计规则来补偿这种情况。这种策略可能会增大对所有内核的平均访问等待时间。

可以对该高速缓存进行分区，并将各个分区布置在包含多个处理器内核的整个半导体器件中。但是，这本身不会显著地减小所有内核的平均访问等待时间。对于物理位置靠近某个特定内核的高速缓存分区来说，该发出请求的内核可以具有改进的访问等待时间。但是，该发出请求的内核还会访问半导体器件上物理位置与其相距较远的分区中包含的高速缓存行。对这些高速缓存行的访问等待时间会显著大于对物理位置靠近该发出请求的内核的高速缓存分区中的高速缓存行的访问等待时间。

附图说明

结合附图以示例性而非限制性的方式说明本公开，图中相似的标号代表类似的元件，其中：

图1是根据本公开的一个实施例的环形互连上的高速缓存单元(cache molecule)的示意图；

图2是根据本公开的一个实施例的高速缓存单元的示意图；

图3是根据本公开的一个实施例的高速缓存链(cache chain)中的高速缓存片(cache tile)的示意图；

图4是根据本公开的一个实施例的用于搜索高速缓存行的示意图；

图5是根据本公开的另一个实施例的非一致性高速缓存(non-uniform cache)架构集合服务的示意图；

图6A是根据本公开的另一个实施例的查找状态保持寄存器的示意图；

图6B是根据本公开的另一个实施例的查找状态保持寄存器条目的示意图；

图7是根据本公开的另一个实施例的用于搜索高速缓存行的方法的流程图；

图8是根据本公开的另一个实施例的具有细目表(breadcrumbtable)的高速缓存单元的示意图；

图9A是根据本公开的一个实施例的、包括具有多个内核和高速缓存单元的处理器的系统的示意图；

图9B是根据本公开的另一个实施例的、包括具有多个内核和高速缓存单元的处理器的系统的示意图。

具体实施方式

下面的描述包括设计和操作多核处理器中的非一致性共享高速缓存的技术。在下面的描述中，为了提供对本发明的更彻底的理解，列出了很多具体细节，诸如逻辑实现、软件模块分配、总线和其它接口信号传输技术、以及操作细节。但是，本领域技术人员将会理解，可以在没有这些具体细节的情况下实施本发明。在其它实例中，为了不混淆本发明，没有详细示出控制结构、门级电路和完整的软件指令序列。本领域的那些普通技术人员根据这里的描述，将能够实现正确的功能而无需过度的实验。在某些实施例中，在安腾处理器家族兼容的处理器(诸如由英特尔公司制造的那些处理器)、相关联的系统和处理器固件的环境中公开了本发明。但是，也可以利用其它类型的处理器系统来实现本发明，诸如利用奔腾兼容处理器系统(诸如由英特尔公司制造的那些处理器系统)、X-Scale家族兼容处理器、或其他厂商或设计商的任何处理器架构的任何各种不同的通用处理器。另外，一些实施例可以包括或可以是专用处理器，诸如图形、网络、图像、通信、或者任何其它已知或可获得的类型的处理器连同其固件。

现在参见图1，根据本公开的一个实施例，示出了环形互连上的高速缓存单元的示意图。处理器100可以包括几个处理器内核102-116和高速缓存单元120-134。在不同的实施例中，处理器内核102-116可以是公共内核设计的相似复制，或者它们的处理能力可以有实质的不同。高速缓存单元120-134整体上在功能上等价于传统的单一高速缓存。在一个实施例中，他们可以形成二级(L2)高速缓存，而一级(L1)高速缓存位于内核102-116内。在其它实施例中，高速缓存单元可以位于整个高速缓存层次体系中的不同级。