[发明专利]具有条形沟道的半导体器件及制造该器件的方法

说明书

技术领域

本发明涉及一种半导体器件，包括衬底和半导体本体，所述半导体本体包括形成场效应晶体管的硅条形半导体区，其中沿条形半导体区的纵向观看，连续地设置第一导电类型的源极区、与第一导电类型相反的第二导电类型的沟道区、以及第一导电类型的漏极区，并且其中所述沟道区配置有栅极电介质，在所述栅极电介质上第一栅电极存在于条形半导体区的第一垂直侧上，所述栅电极配置有第一连接区，并且在所述栅极电介质上第二栅电极存在于位于与条形半导体区的第一垂直侧相对的条形半导体区的第二垂直侧上，所述第二栅电极配置有第二连接区。本发明还涉及一种制造这种器件的方法。在该申请中所使用的术语“垂直”理解为意味着与衬底正交的方向，并且术语“水平”理解为意味着与衬底平行的方向。

背景技术

这种器件元件，也称为FinFet(即Fin场效应晶体管)，被认为在亚45nm范围的未来CMOS(即互补金属氧化物半导体)技术的体系结构中是非常有用的要素，如果不是必需的。足够薄和窄的硅半导体区域周围的附加栅电极的存在使得能够通过栅电极对沟道载流子进行总静电控制，作为其结果减小了所谓的“短沟道”的风险。这种效应对于各种相关晶体性能具有非常不利的影响。

这种器件和方法从2003年8月14日公开的美国专利US2003/0151077 A1可得知。所述专利说明书(例如，参见图9)示出了场效应晶体管，由所谓的SOI(即绝缘体上硅)上存在的条形硅区形成、并且包括设置在条形半导体区的任一侧上的两个栅电极。沿条形半导体区的纵向所观看的，在两个栅电极的任一侧上存在的是源极和漏极区。在条形半导体区的任一侧上、SOI衬底的电绝缘层上存在的是两个栅电极的连接区。

公知器件的缺点在于以下事实：不易于使其在尺寸上足够小。特别是如果器件包括大量相互平行的条形半导体区，则存在该问题。这种复合小鳍(multiple Finlet)对于获得足够高的每单位面积电流携带能力是非常可取的，其中栅电极与大量条形半导体区相连，所述条形半导体区连接到相同的源极和漏极区连接。

发明内容

因此，本发明的目的在于提供一种不表现前述缺点、或至少不到相同程度的器件，并且可以制作为非常小的尺寸，具体地如果是复合小鳍的话。

为了实现该目的，参照本发明的引言的所述器件的特征在于：在连接区的宽度上，第一和第二栅电极完全填充条形半导体区任一侧上的空间。本发明是基于以下认识：连接区的定位阻碍实现非常小尺寸的器件的公知器件。一方面，所使用的光刻步骤占据太多表面面积。另一方面，因为公知器件不具有平坦结构的事实，这种步骤是严格的。通过形成分别到达条形半导体区的上侧和下侧的两个栅电极，一方面在关键位置处去除了器件中的高度差，而另一方面位于条形半导体区的任一侧上的栅电极的至少一部分处的准平面结构提供更多的空间，用于定位连接区。这也使得能够无需较大的器件就实现连接区的容易电连接。

此外，本发明基于以下认识：根据本发明的制造器件的几种吸引人的方法是可能的。首先，可以使用与用于公知器件相同的制造方法实现根据本发明的器件的制造，无需任意附加的工艺步骤。通过选择足够大的厚度用于形成栅电极的导电层，即，大到使得将导电层的上侧定位为高于条形半导体区的上侧，可以容易地实现所需目的。在按照公知方法形成独立的栅电极所使用的CMP(即化学机械抛光)工艺中，也按照自对准方式形成栅电极的连接区，连接区自身如同形成其一部分。

此外，本发明基于以下认识：如果...，在通过衬底转移技术制造根据本发明的器件中实现非常有利的结果。全部这些将在本发明实施例的以下描述中更加详细地解释。

在根据本发明器件的优选实施例中，第一栅电极沿条形半导体区的第一水平侧延伸，并且第二栅电极沿条形半导体区的相对水平侧延伸。利用以下事实：全部这些需要并不意味着需要大的表面积。此外，这是其中可以非常有利地使用衬底转移技术用于制造根据本发明的器件的变体。

有利变体的特征在于：条形半导体区配置有沟道区位置处的沟槽，在所述沟槽中存在第二栅电极。一方面，两个栅电极因此占据较小的表面积，而另一方面，可以将晶体管设计为具有较小的并且对称的沟道区，尤其沿垂直方向。后一个事实对于晶体管性质也具有积极效果。

优选地，半导体本体包括多个相互平行的条形半导体区。按照这种方式，获得了具有有利的电流携带能力的所谓的复合小鳍。此外，在该实施例中，本发明的优势和易于制造该器件变得完全明显。