[发明专利]主系统与并行数据处理系统之间的压缩数据传送接口

权利要求书

1.一种具有主系统数据总线、时钟线、控制线的主系统与具有并行数据总线宽度的并行数据总线通过接口连接的方法，所述方法包括：

设定多个配置比特以将接口操作表示为具有发送模式或接收模式；

使用所述配置比特来进一步设定主系统数据总线宽度；以及

在所述发送模式下操作时，组合和压缩主系统数据总线信号及以下组中的一个或多个，包括：匹配所述并行数据总线宽度的一个或多个时钟信号和一个或多个控制信号；以及

将所述经组合和压缩的信号发送到所述并行数据总线；以及

在所述接收模式下操作时，从所述并行数据总线接收经组合和压缩的信号组、并通过解压缩和时钟恢复来复原所述主系统数据总线信号及以下组中的一个或多个，包括：一个或多个时钟信号和一个或多个控制信号。

2.如权利要求1所述的方法，其特征在于，组合和压缩所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：

组合所述主系统数据总线信号和地址信号以产生一通过信号，所述通过信号的通过数据宽度等于所述主系统数据总线宽度与地址信号宽度的组合值；

压缩以下组中的一个或多个包括：通过基于所述多个配置比特的一个或多个的设定从第一芯片选择信号、第二芯片选择信号或主时钟信号的一上升沿或一下降沿选择一捕捉时钟信号的一个或多个时钟信号和一个或多个控制信号；以及

组合所述捕捉时钟信号与所述通过信号。

3.如权利要求1所述的方法，其特征在于，组合和压缩所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：

在数据捕捉时钟的一个或多个边沿从所述主系统数据总线捕捉多个数据周期且并级联所述数据周期以产生一级联数据信号，所述级联数据信号的级联数据宽度等于所捕捉的数据周期数目乘以所述主系统数据总线宽度；

在所述数据捕捉时钟的第一选定边沿上捕捉第一同步信号；

在所述数据捕捉时钟的第二选定边沿上捕捉第二同步信号；以及

组合所述级联数据信号与所述第一和第二所捕捉的同步信号。

4.如权利要求1所述的方法，其特征在于，通过解压缩和时钟恢复来复原所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：

从接收自所述并行数据总线的通过信号中选择和分离所述主系统数据总线信号与一地址信号；以及

从接收自所述并行数据总线的捕捉时钟信号再生第一芯片选择信号、第二芯片选择信号以及主时钟信号；

使用所述捕捉时钟信号的逻辑状态来确定所述第一和第二芯片选择信号的哪一个有效；以及

使用系统时钟信号使所述主时钟信号同步。

5.如权利要求1所述的方法，其特征在于，通过解压缩和时钟恢复来复原所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：

从所述并行数据总线选择多个与一级联信号相对应的第一信号，所述级联信号的级联数据宽度等于级联数据周期数目乘以所述主系统数据总线宽度；

将选定的多个信号在一系列的多个数据周期内发送，从而每一数据周期发送所述级联信号的与所述主系统数据总线宽度相等的部分，所述周期重复直到所述级联信号的所有部分都已被发送；

从所述并行数据总线选择多个与第一捕捉同步信号和第二捕捉同步信号相对应的第二信号；以及

将所述第一和第二捕捉同步信号传送通过由系统时钟定时的寄存器以再生第一和第二同步信号以及关联的数据时钟，所述第一和第二同步信号与所述关联的数据时钟的极性由所述多个配置比特确定。

6.一种向并串行转换/串并行转换调制器供应并行数据以及从并串行转换/串并行转换解调器接收并行数据的接口电路，所述接口电路包括：

用于发送及接收压缩数据的并行数据总线，所述并行数据总线具有并行数据总线宽度；

多条数据线以及包括与主系统通过接口通信的一条或多条时钟线和一条或多条控制线的组中的一个或多个，所述数据线包括具有主数据总线宽度的主数据总线；

能从所述主数据总线接收多个数据周期并将其组合成并行数据的级联部件；以及

时钟恢复/时钟压缩部件。