[发明专利]数字时钟划分电路

说明书

技术领域

本发明涉及用于划分时钟信号的逻辑电路，使得节点上的输出在每时钟周期可改变少于一次。

背景技术

大多数数字逻辑电路需要时钟信号以与其他电路协同操作。在现代通信中尤为如此，其中信号采样、信道反馈参数以及用于对所传输消息解扩和解码的信息都高度依赖设备中的精确定时。在通信领域中，从模拟到数字的转换通常描述为移动转换器(用于发射的模拟到数字，以及用于接收的数字到模拟)尽可能地接近天线，接近意味着在电子路径意义中。随着电子子系统已经变得数字化，它们日益与装配式电路芯片集成。单纯的互补金属氧化物半导体(CMOS)处理正成为用于越来越多的应用的标准平台，该应用包括用于射频(RF)通信的硬件。随着工程师们学着更精确地操纵晶片制造，CMOS硅处理的线宽继续缩小。其导致单个芯片上更密集装配的设备，其增加电子学速度，同时减小实现电子装置的物理大小并且减少芯片成本。

RF ASIC中的一个电子学瓶颈是在小于由高频振荡器输出的频率的频率的时钟信号的生成。在任一单独电子设备中的许多不同的处理为了无缝实时通信而必须同步地操作，该处理例如移动台的采样和解码处理。因此希望单个系统时钟维持不同子电路中的同步操作，尽管那些子电路可以以不同的时钟速度操作。通过为那些在小于振荡器频率的频率操作的子电路划分(divide)系统时钟信号而获得同步操作。例如，在2000年6月2日公开的共有国际专利公开号WO 00/31885和无线通信系统中相关RF信号处理，描述了一种用于划分合成器信号的划分器(divider)，使得所接收的混合信号对应于所选择的频率接收带。该参考文献在此并入作为参考用于本发明的特定适当环境，如下文所描述。例如，4GHz合成器可以通过分别以二或四划分而使得同一接收器能够接收2GHz频带或者1GHz频带中的传输。在同一系统的传输期间，所公布的应用描述了用于划分器的类似功能。

在本领域中已知模拟划分器，但其占据较大物理空间并且占用大量功率，这两点对于移动技术设备为而言是不利的。它们经常要求作用一些偏压，并且通常对处理偏差更敏感。相反地，传统的数字划分器遭遇信号不对称，其中时钟信号划分器具有相位不平衡的(平衡为匹配的或者相反的相位)输出。数字时钟划分器还具有展现的高噪声、具有信号处理中强加的延迟以及与其他更多处理强度电路相比通常占用较大电流。出于上述原因，时钟划分继续代表“数字革命”中的瓶颈。

一种用于数字地划分时钟信号的周知的现有技术电路20示于图1中。时钟信号22驱动计时(clocked)存储元件24(CME)。CME24位于具有反相器28的数据回路26中。沿着数据回路26的第一输出节点30和第二输出节点32分别用30和32标注。CME是例如触发器电路，其中时钟脉冲的上升沿致使存储在触发器中的数据位被输出，以及同一时钟脉冲的下降沿致使下一数据位被输入并且存储在其中。反相器是一种简单的逻辑门，通常经由晶体管以CMOS实施。指示符“M”表示存储在图1的CME 24中的数据位。假设高数据状态和低数据状态分别是1和0，存储在CME 24中的初始数据位(例如，跟着时钟的第一下降沿)为高(1)。在时钟的下一上升沿上，高位(1)从CME 24输出并且位于第一输出节点30，并且被输入到反相器28，在该处其改变为低(0)并且被输出以位于第二输出节点32。在时钟的下一下降沿处，低位(0)从第二节点32输入到CME 24，并且第一节点30和第二节点32处的位保持不变。在时钟的下一上升沿处，来自CME 24的低数据位(0)被输出到第一节点30，并且也在反相器28处反相以作为高位(1)位于第二节点32处。

下文的真值表示出了上述结果并且明确了第一节点或者第二节点上的输出是以时钟信号速率的一半。通过使用多个计时存储元件24，划分系数可以从2增加到任何2的倍数(即4、6、8...)。奇数划分(如3、5、7等)可以通过使用更复杂的反馈逻辑而获得。然而，图1的电路具有固有缺陷。随着时钟脉冲的每个上升沿，在具有反相器28的反相节点30中有延迟，导致第一节点和第二节点(30和32)处的输出彼此异相。即时钟的第一上升沿将第一节点从0改变为1，并且第二上升沿将第一节点从1改变为0；等等。所以输入时钟的两个上升沿仅产生输出时钟处的一个上升沿(0到1)，其意味着输出时钟被以2划分。