[发明专利]集成电路处理级中的差错恢复

说明书

技术领域

本发明涉及集成电路领域。更具体地说，本发明涉及检测在集成电路处理级中的操作差错并从这类差错中恢复。

背景技术

提供串联连接处理级(例如流水线电路)的集成电路的方法是众所周知的。每个处理级包括处理逻辑和锁存器，其中，锁存器用于存储各级的输出值以提供给后续处理级作为输入。处理逻辑用于完成它的处理操作所用的时间取决于集成电路操作时的速度。处理逻辑可以操作的最快速率受限于最慢的处理逻辑级。为了能够尽可能快地处理数据，电路的处理级以尽可能快的速率被驱动，直至最慢的处理级跟不上为止。然而，在集成电路的功耗相对于提高处理速率更为重要的情况下，减小集成电路的工作电压以减小功耗直至最慢的处理级速度跟不上为止。在电压电平减小至最慢的处理级速度跟不上的情况下，以及在工作频率增加到最慢的处理级不能再执行它的处理的情况下，都会产生出现不利于计算的转发进度(forward-progress)的处理差错的危险。

众所周知，考虑到集成电路的特性，包括一批器件中的不同集成电路之间的制造上的差异，工作环境条件，例如，典型的温度范围、被处理的信号的数据依赖性等等，可以通过将集成电路设置在足够高于最低电压电平的工作电压上和足够低于最大要求工作频率的处理频率上工作来避免这类处理差错的发生。常用的方法是根据最坏的情况来小心地限制最大的工作频率和最小的工作电压。

美国专利公开文献No.US2004-0199821披露了通过动态地控制至少一个性能控制参数(例如，频率、工作电压或者温度)来设置集成电路操作以维持操作中的差错的非零概率差错的系统。通过使用俘获比集成电路中的相关处理级的主要锁存器要迟的时间点上的数据的延迟锁存器，尽管存在着时间差错，该系统使得能够计算转发进度。被延迟锁存器所俘获的数据数值可以在差错检测中使用，用于取代在处理级输出稳定之前的时间点上主要锁存器所俘获的值。通过有意地以非零差错概率操作集成电路差错，单个集成电路能够达到特殊处理应用所需要的最快的可能处理速度或者最低的可能功耗。然而，通过为处理级的各个主要锁存器提供延迟锁存器来改进处理电路的需求在一定环境下可能是硬性的。例如，如果操作差错不是限制在中央处理单元(CPU)的数据路径上，而是发生在控制逻辑自身上或者在集成电路的其它一些关键路径上，那么集成电路就需要增加相当多的延迟锁存器，以便于实现差错检测和恢复。此外，在US-2004-0199821的实施例中，使用了现有的流水线时序逻辑通过从延迟的锁存器中读取数据数值来实现差错恢复，但它可能难以确保流水线时序逻辑自身不受操作差错的影响，或者直接由于控制逻辑自身中的关键路径或者间接通过从数据路径反馈亚稳的数值到控制逻辑。

于是，就需要能够改善集成电路特性并且不需要大量改动现有集成电路设计的技术，使之提供差错恢复的操作。

发明内容

本发明的一个方面是提供了一种适用于数据处理装置的集成电路，所述集成电路可进行数据处理并包括：

差错检测电路，用于监视在所述集成电路中的数字信号数值并且检测在预定时间窗口中的所述信号数值的转变，所述变化表示了所述集成电路在操作中的差错；

存储单元，用于存储所述数据处理装置的恢复状态，所述恢复状态包括对应于所述集成电路编程器(programmer’s)模式的结构状态变量中(architectural state variables)的至少一个子集；

差错恢复电路，用于响应所述差错检测电路并且能够使得所述集成电路使用所述存储恢复状态从所述操作差错中恢复；

操作参数控制器，用于控制所述集成电路的一个或多个性能控制操作参数；

其中，所述操作参数控制器根据由所述差错检测电路所检测到的差错中的一项或多项特性来动态控制所述一项或多项性能控制参数中的至少一项，从而维持操作中的非零概率的差错，所述差错恢复电路用于使得所述集成电路能够从操作中的所述差错中恢复，以便于所述集成电路的数据处理是连续的。

本项技术意识到可以直接监测处理级的操作从而发现在何种限制条件下出现故障。当出现实际故障时，可以恢复集成电路至可以安全地重新开始处理的先前的操作恢复状态从而进行差错恢复。

本项技术意识到差错可以在不需要从各个处理级中俘获延迟的数值或者在操作中出现差错时不需要重新向处理逻辑装载正确数值的条件下进行差错检测。本项技术能够对集成电路进行相对容易的改进，从而将差错检测和恢复可以应用于包括CPU数据路径和控制逻辑在内的集成电路中的任何关键路径。